• Proceedings of the Korean Vacuum Society Conference
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• 2015.08a
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• pp.177.2-177.2
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• 2015

Nano-mechanics 연구는 기판의 나노표면에 대하여 indenter tip을 직접 인가하여 측정함으로써 기존 분광학 연구에서는 불가능했던 박막의 기계적 특성 연구가 가능하다. 그러나 박막분석 특성상 박막의 표면, 기판 또는 하부 박막에 의한 영향으로 인해 박막의 고유한 물성특성 연구에 제약이 있다. 박막 표면에 의한 영향인 표면효과는 nano-indentation을 실행 할 때 tip의 압입으로 발생되는 표면의 스트레스로 인해 표면 변형이 나타나는 현상이다. 반면에 하부 박막과 기판에 의한 오류는 nano-indentation 실행 시 tip의 압입 깊이가 깊어질수록 하부박막 또는 기판과 가까워지기 때문에 박막 고유의 특성이 아닌 하부박막과 기판에 의한 영향이 같이 나타나는 현상이다. 이러한 오류를 최소화 하고자 많은 연구에서는 박막의 강도에 따라 nano-indentation의 실행 깊이를 박막 총 두께의 최소7%에서 최대 50%까지 삽입하는 방법을 도입하였다. 이를 기반으로 본 연구는 Zirconium nitride (ZrN) 박막의 증착된 두께 깊이만큼 nano-indentation 분석을 실행 하였으며 박막 고유의 nano-mechanics 특성을 연구 하였다. ZrN 박막은 hard coating 분야에 많이 사용되는 물질로 박막 고유의 hardness를 연구하는 것이 큰 의미가 있다. 연구 결과 모든 박막은 두께 30% 깊이 측정에서 박막 표면과 기판효과가 최소화된 박막의 물성 측정이 가능 하였고, 증착 시 질소를 0.5, 1, 2 sccm 흘려준 박막들은 총 두께 30% 깊이에서 hardness가 각각 23.2, 8.6, 18 GPa이었다. 따라서 nano-indenter 측정 시 유효한 측정 깊이에서 측정을 실시하는 것이, 박막의 물성분석에 있어서 대단히 중요함을 확인 하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2000.02a
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• pp.168-168
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• 2000

Yamada 등의 덩어리 증착에 관한 연구 이후 낮은 기판 온도에서 결정성이 뛰어난 금속박막성장(thin film growth)을 얻을 수 있는 방법으로 최근 덩어리 증착(cluster depositon) 방법에 관하여 많은 연구들이 진행되어 덩어리 충돌이 원자 충돌인 경우와 큰 차이를 보이는 결과를 얻었으며, 덩어리 증착시 기판 내부에 점결함(point defect)이 발생되지 않는다는 중요한 결과를 얻었다. 금속 덩어리를 사용한 금속박막성장은 높은 박막성장속도와 뛰어난 구조 재배열 효과를 얻을 수 있으며 기판의 격자 손상을 감소시키기 때문에 향후 나노미터 소자 개발에 응용성이 클 것으로 예상된다. 그러나 금속 덩어리와 금속 표면사이의 상호작용에서 발생되는 기본적인 역학(mechanism)은 분명하게 알려져 있지 않다. 지금까지 알루미늄 덩어리의 원자구조와 특성에 관한 연구는 수행되어졌지만 (4,5), 알루미늄 덩어리 증착에 관한 연구는 수행되지 않았다. 본 연구에서는 13~177개로 이루어진 큰 알루미늄 덩어리들의 증착에 관하여 Md(molecular dynamics) 방법을 사용하여 연구하였다. MD 시뮬레이션을 사용하여 덩어리 증착시 기판 표면과의 충돌 초기에 나타나는 덩어리 내부 원자들의 상관충돌효과(correlated collisions effect)에 의하여 덩어리 크기에 따른 증착현상과 여러 물리적 현상들을 관찰하였다. 덩어리 총 에너지가 증가할수록 기판의 최고 온도는 증가하며, 덩어리 크기가 클수록 상관충돌효과가 커지기 때문에 덩어리의 총 에너지에 다른 최고 증가 비율은 적어졌다. 시간에 따른 비정렬 원자수(disordered atom number) 비교를 통하여 덩어리가 클수록 구조 재배열이 더 잘 이루어진다는 것을 알 수 있었고, 원자당 에너지가 클수록 덩어리 원자들이 기판 내부로 더 깊이 들어갔고, 덩어리 크기가 클수록 상관충돌효과로 인하여 덩어리 원자들이 기판 내부로 더 깊이 들어가는 것을 알 수 있었고, 덩어리 크기가 클수록 상관충돌효과는 커지고 더욱 부드러운 증착이 이루어졌으며, 무엇보다도 덩어리 증착시 표면에서 구조 재배열이 잘 이루어지는 특징을 살펴볼 수 있었다. 이러한 알루미늄 덩어리를 생성하여 증착할 수 있을 경우, 뛰어난 재배열 효과를 이용하여 품질이 향상된 반도체 소자를 제조할 수 있을 것으로 사료된다.

• Proceedings of the Korean Society Of Semiconductor Equipment Technology
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• 2007.06a
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• pp.76-80
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• 2007

반도체 제조공정에서 매엽식 습식 식각 공정은 기판을 회전하면서 상하 면에 약액을 분사하는 형태로 박막을 식각한다. 이 때 기판은 척을 이용하여 고정되는 데 기판과 척이 접촉하는 가장자리 부분에서 약액의 흐름이 정체되거나 일정하지 못해 잔류막질이 남게 되고, 후속 공정에서 기판 오염의 문제를 야기하게 된다. 본 논문에서는 이러한 문제를 해결하기 위해 기판을 파지하는 여러 개의 척을 2개조로 나누어 교대로 파지하도록 하는 기능을 제시하였다. 2개 조의 척들은 자성체를 사용하여 고속 회전 중에 비접촉 방식으로 구동하였고 실제 약액 처리론 수행하여 효과를 관찰하였다. 결과적으로 기존 고정형 파지 방식에 비해 교차형이 기판 베벨면이나 에지면에서의 잔류 막질 제거에 탁월한 효과가 있음을 확인하였다.

• Proceedings of the Korea Society for Industrial Systems Conference
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• 2002.11a
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• pp.363-370
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• 2002

A substrate network model characterizing substrate effect of submicron MOS transistors for RF operation and its parameter extraction with physically meaningful values are presented. The proposed substrate network model includes a single resistance and inductance originated from ring-type substrate contacts around active devices. Model parameters are extracted from S-parameter data measured from common-bulk configured MOS transistors with floating gate and use where needed with out any optimization. The proposed modeling technique has been applied to various-sized MOS transistors. Excellent agreement the measurement data and the simulation results using extracted substrate network model up to 30㎓

• Proceedings of the Korean Vacuum Society Conference
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• 2010.08a
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• pp.216-216
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• 2010

Floating gate를 이용한 플래시 메모리와 달리 질화막을 트랩 저장층으로 이용한 silicon-oxide-silicon nitride-oxide silicon (SONOS) 구조의 플래시 메모리 소자는 동작 전압이 낮고, 공정과정이 간단하며 비례 축소가 용이하여 고집적화하는데 유리하다. 그러나 SONOS 구조의 플래시 메모리소자는 비례 축소함에 따라 단 채널 효과와 펀치스루 현상이 커지는 문제점이 있다. 비례축소 할 때 발생하는 문제점을 해결하기 위해 플래시 메모리 소자를 FinFET과 같이 구조를 변화하는 연구는 활발히 진행되고 있으나, 플래시 메모리 소자를 제작하는 기판의 변화에 따른 메모리 소자의 전기적 특성 변화에 대한 연구는 많이 진행되지 않았다. 본 연구에서는 silicon-on insulator (SOI) 기판의 유무에 따른 멀티비트를 구현하기 위한 듀얼 게이트 가진 SONOS 구조를 가진 플래시 메모리 소자의 subthreshold 전압 영역에서의 전기적 특성 변화를 조사 하였다. 게이트 사이의 간격이 감소함에 따라 SOI 기판이 있을 때와 없을 때의 전류-전압 특성을 TCAD Simulation을 사용하여 계산하였다. 전류-전압 특성곡선에서 subthreshold swing을 계산하여 비교하므로 SONOS 구조의 플래시 메모리 소자에서 SOI 기판을 사용한 메모리 소자가 SOI 기판을 사용하지 않은 메모리 소자보다 단채널효과와 subthreshold swing이 감소하였다. 비례 축소에 따라 SOI 기판을 사용한 메모리 소자에서 단채널 효과와 subthreshold swing이 감소하는 비율이 증가하였다.

• Proceedings of the Korean Institute of Surface Engineering Conference
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• 2017.05a
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• pp.92.1-92.1
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• 2017

고경도 질화막 합성과 밀착력 향상을 위한 기판 청정 기술은 밀접한 상관관계가 있다. 음극 진공 아크 증발원을 이용하여 기판 청정을 실시하였으며, 기판 전압이 증가함에 따라 기판 청정 효과가 증가하였으나, 그 역효과 또한 확인할 수 있었다. 특히 기판 전압 인가부의 전극 접촉부 위치에 따라 청정 형상이 크게 영향을 받음을 확인하였다. 기판 청정 후 고경도 질화막을 형성시켜 100N 이상의 밀착력 확인하였다.

• Proceedings of the Korea Society of Information Technology Applications Conference
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• 2002.11a
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• pp.363-370
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• 2002

A substrate network model characterizing substrate effect of submicron MOS transistors for RF operation and its parameter extraction with physically meaningful values are presented. The proposed substrate network model includes a single resistance and inductance originated from ring-type substrate contacts around active devices. Model parameters are extracted from S-parameter data measured from common-bulk configured MOS transistors with floating gate and use where needed with out any optimization. The proposed modeling technique has been applied to various-sized MOS transistors. Excellent agreement the measurement data and the simulation results using extracted substrate network model up to 30GHz.

• Proceedings of the KIEE Conference
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• 2008.07a
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• pp.2218-2219
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• 2008

본 연구는 반도체 기판 히팅 장치의 새로운 구조에 관한 것으로 기판의 바닥면에 밀착된 가열 플레이트층의 직접가열 구조에 따른 빠른 열 응답성 및 열손실 최소화를 이룰 수 있다. 또한 가열 플레이트층에 내장된 히팅 수단인 시즈히터의 접촉면적을 늘려 가열 유효면적 증가와 같은 효과를 갖는다. 이를 위해 감광막이 코팅된 기판과, 상기 기판의 바닥면에 밀착되는 가열 플레이트층, 절연 및 열손실을 최소화하기 위해 상기 가열 플레이트층의 바닥면에 밀착되는 운모층, 상기 운모층의 하부에 밀착되어 바닥 플레이트층으로 이루어지되, 상기 가열 플레이트 층은 바닥면 전체에 걸쳐 연속되는 홈부를 형성하고, 상기 홈부로는 기판을 가열하기 위한 시즈히터가 삽입되어 구성된다. 새로운 기판 히팅 구조를 사용하여 시간 경과에 따른 가열 플레이트의 온도 변화를 확인 한 결과, 간접가열방식인 기존 방식에 비해 약 40 %의 전력 절감효과가 있는 것으로 확인 되었다.

• Korean Journal of Materials Research
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• v.7 no.4
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• pp.322-329
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• 1997

ECR 마이크로 플라즈마 CVD법에 의하여 단결정 Si기판위에서 대면적에 걸쳐 방향성을 가진 다이아몬드박막을 성공적으로 성장시키고, 막 증착공정을 바이어스처리 단계와 성막단계의 2단계로 나누어 실시할 때 바이어스처리 단계에서 여러 공정 매개변수들이 다리아몬드 핵생성밀도에 미치는 효과에 관하여 조사하였다. 기판온도$600^{\circ}C$, 압력 10Pa, 마이크로파 전력 3kW, 기판바이어스 +30V의 조건으로 바아어스 처리할 때, 핵생성에 대한 잠복기간은 5-6분이며, 핵생성이 완료되기 까지의 시간은 약 10분이다. 10분 이후에는 다이아몬드 결정이 아닌 비정질 탄소막이 일단 형성된다. 그러나 성장단계에서 이러한 비정질 탄소막은 에칭되어 제거되고 남아있는 다이다몬드 핵들이 다시 성장하게 된다. 또한 기판온도의 증가는 다이아몬드 막의 결정성을 높이고 핵생성 밀도를 증가시키는 데에 별로 효과가 없다. ECR플라즈마 CVD법에서 바이어스처리 테크닉을 사용하면, 더욱 효과적임을 확인하였다. 총유량 100 sccm의 CH$_{3}$OH(15%)/He(85%)계를 사용하여 가스압력 10Pa, 바이어스전압 +30V마이크로파 전력 3kW, 온도 $600^{\circ}C$의 조건하에서 40분간 바이어스처리한 다음 다이아몬드막을 성장시켰을 때 일시적으로나마 제한된 지역에서 완벽한 다이아몬드의 에피성장이 이루어졌음을 SEM으로 확인하였다. 이것은 Si기판상에서의 다이아몬드의 에피성장이 가능함을 시사하는 것이다. 그밖에 라만분광분석과 catodoluminescence 분석에 의한 다이아몬드의 결정질 조사결과와 산소방전 및 수소방전에 의한 챔버벽의 탄소오염효과 등에 관하여 토의하였다.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2003.05d
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• pp.119-121
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• 2003

열을 발생하는 부품에 있어서 효과적으로 열방출 향상시키는 것은 부품의 신뢰성을 위해 중요한 사항이며, LTCC와 같은 고밀도 회로기판을 설계하는데 있어서 필수적으로 고려할 사항이다. 본 연구에서는 열전달을 향상시키기 위한 구조를 설계하였다. 또한, 열전달 효과를 조사하기 위해서 LTCC 기판 내에 열 비아 및 패드를 위치시킨 기판을 제작하였다. Laser Flash Method를 통해 재료의 열전도도 분석을 수행 하였다. 열비아 및 열방출을 위한 패드로 구성된 LTCC 기판의 열전도 특성은 순수 Ag 재료의 44%인 103 W/mK 특성 값을 나타내었다.