• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2007년도 하계학술대회 논문집 Vol.8
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• pp.81-81
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• 2007

Chemical mechanical polishing (CMP) 공정은 deep 서브마이크론 집적회로의 다층배선구조률 실현하기 위해 inter-metal dielectric (IMD), inter-layer dielectric layers (ILD), pre-metal dielectric (PMD) 층과 같은 절연막 외에도 W, Al, Cu와 같은 금속층을 평탄화 하는데 효과적으로 사용되고 있으며, 다양한 소자 제작 및 새로운 물질 등에도 광범위하게 응용되고 있다. 하지만 Cu damascene 구조 제작으로 인한 CMP 응용 과정에서, 기계적으로 깨지기 쉬운 65 nm의 소자 이하의 구조에서 새로운 저유전상수인 low-k 물질의 도입으로 인해 낮은 하력의 기계적 연마가 필요하게 되었다. 본 논문에서는 전기화학적 기계적 연마 적용을 위해, I-V 특성 곡선을 이용하여 active, passive, transient, trans-passive 영역의 전기화학적 특성을 알아보았으며, Cu 막의 표면 형상을 알아보기 위해 scanning electron microscopy (SEM) 측정과 energy dispersive spectroscopy (EDS) 분석을 통해 금속 화학적 조성을 조사하였다.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2011년도 추계학술발표대회
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• pp.23-23
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• 2011

Chemical-Mechanical Planarization (CMP) 공정이란 화학적 반응 및 기계적인 힘이 복합적으로 작용하여 표면을 평탄화하는 공정이다. 이러한 CMP 공정은 반도체 산업에서 회로의 고집적화와 다층구조를 형성하기 위하여 도입되었으며 반도체 제조를 위한 필수공정으로 그 중요성이 강조되고 있다. 특히 최근에는 Inter-Level Dielectric (ILD)의 형성과 Shallow Trench Isolation (STI) 공정에서실리콘 산화막을 평탄화하기 위한 CMP 공정에 대해 연구가 활발히 이루어지고 있다. 그러나 CMP 공정 후 scratch, pitting corrosion, contamination 등의 Defect가 발생하는 문제점이 존재한다. 이 중에서도 scratch는 기계적, 열적 스트레스에 의해 생성된 패드의 잔해, 슬러리의 잔유물, 응집된 입자 등에 의해 표면에 형성된다. 반도체 공정에서는 다양한 종류의 실리콘 산화막이 사용되고 gks이러한 실리콘 산화막들은 종류에 따라 경도가 다르다. 따라서 실리콘 산화막의 경도에 따른 CMP 공정 및 이로 인한 Scratch 발생에 관한 연구가 필요하다고 할 수 있다. 본 연구에서는 scratch 형성의 거동을 알아보기 위하여 boronphoshposilicate glass (BPSG), plasma enhanced chemical vapor deposition (PECVD) tetraethylorthosilicate (TEOS), high density plasma (HDP) oxide의 3가지 실리콘 산화막의 기계적 성질 및 이에 따른 CMP 공정에 대한 평가를 실시하였다. CMP 공정 후 효율적인 scratch 평가를 위해 브러시를 이용하여 1차 세정을 실시하였으며 습식세정방법(SC-1, DHF)으로 마무리 하였다. Scratch 개수는 Particle counter (Surfscan6200, KLA Tencor, USA)로 측정하였고, 광학현미경을 이용하여 형태를 관찰하였다. Scratch 평가를 위한 CMP 공정은 실험에 사용된 3가지 종류의 실리콘 산화막들의 경도가 서로 다르기 때문에 동등한 실험조건 설정을 위해 동일한 연마량이 관찰되는 조건에서 실시하였다. 실험결과 scratch 종류는 그 형태에 따라 chatter/line/rolling type의 3가지로 분류되었다 BPSG가 다른 종류의 실리콘 산화막에 비해 많은 수에 scratch가 관찰되었으며 line type이 많은 비율을 차지한다는 것을 확인하였다. 또한 CMP 공정에서 압력이 증가함에 따라 chatter type scratch의 길이는 짧아지고 폭이 넓어지는 것을 확인하였다. 본 연구를 통해 실리콘 산화막의 경도에 따른 scratch 형성 원리를 파악하였다.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2011년도 춘계학술발표대회
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• pp.33.2-33.2
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• 2011

CMP (Chemical-Mechanical Planarization) 공정이란 화학적 반응과 기계적 힘을 동시에 이용하여 표면을 평탄화하는 공정으로, 반도체 산업에서 회로의 고집적화와 다층구조를 형성하기 위해 CMP 공정이 도입되었으며 반도체 패턴의 미세화와 다층화에 따라 CMP 공정의 중요성은 더욱 강조되고 있다. CMP 공정은 압력, 속도 등의 공정조건과, 화학적 반응을 유도하는 슬러리, 기계적 힘을 위한 패드 등에 의해 복합적으로 영향을 받는다. CMP 공정에서, 폴리우레탄 패드는 많은 기공들을 포함한 그루브(groove)를 형성하고 있어 웨이퍼와 직접적으로 접촉을 하며 공정 중 유입된 슬러리가 효과적으로 연마를 할 수 있도록 도와주는 역할을 한다. 하지만, 공정이 진행 될수록 그루브는 손상이 되어 제 역할을 하지 못하게 된다. 패드 컨디셔닝이란 컨디셔너가 CMP 공정 중에 지속적으로 패드 표면을 연마하여 패드의 손상된 부분을 제거하고 새로운 표면을 노출시켜 패드의 상태를 일정하게 유지시키는 것을 말한다. 한편, 금속박막의 CMP 공정에 사용되는 슬러리는 금속박막과 산화반응을 하기 위하여 산화제를 포함하는데, 산화제는 금속 컨디셔너 표면을 산화시켜 부식을 야기한다. 컨디셔너의 표면부식은 반도체 수율에 직접적인 영향을 줄 수 있는 scratch 등을 발생시킬 뿐만 아니라, 컨디셔너의 수명도 저하시키게 되므로 이를 방지하기 위한 노력이 매우 중요하다. 본 연구에서는 컨디셔너 표면에 연마 잔여물 흡착을 억제하고, 슬러리와 컨디셔너 표면 간에 일어나는 표면부식을 방지하기 위하여 소수성 자기조립 단분자막(SAM: Self-assembled monolayer)을 증착하여 특성을 평가하였다. SAM은 2가지 전구체(FOTS, Dodecanethiol를 사용하여 Vapor SAM 방법으로 증착하였고, 접촉각 측정을 통하여 단분자막의 증착 여부를 평가하였다. 또한 표면부식 특성은 Potentiodynamic polarization와 Electrochemical Impedance Spectroscopy (EIS) 등의 전기화학 분석법을 사용하여 평가되었다. SAM 표면은 정접촉각 측정기(Phoenix 300, SEO)를 사용하여 $90^{\circ}$ 이상의 소수성 접촉각으로써 증착여부를 확인하였다. 또한, 표면에너지 감소로 인하여 슬러리 내의 연마입자 및 연마잔여물 흡착이 감소하는 것을 확인 하였다. Potentiodynamic polarization과 EIS의 결과 분석으로부터 SAM이 증착된 표면의 부식전위와 부식전류밀도가 감소하며, 임피던스 값이 증가하는 것을 확인하였다. 본 연구에서는 컨디셔너 표면에 SAM을 증착 하였고, CMP 공정 중 발생하는 오염물의 흡착을 감소시킴으로써 CMP 연마 효율을 증가하는 동시에 컨디셔너 금속표면의 부식을 방지함으로써 내구성이 증가될 수 있음을 확인 하였다.

• 한국빅데이터학회지
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• 제4권2호
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• pp.61-71
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• 2019

반도체 웨이퍼의 표면을 연마하여 평탄화하는 Chemical Mechanical Planarization(CMP) 공정은 다양한 화학물질과 물리적인 기계장치에 의한 작용을 받기 때문에 공정을 안정적으로 관리하기 힘들다. CMP 공정에서 품질 지표로는 Material Removal Rate(MRR)를 많이 사용하고, CMP 공정의 안정적 관리를 위해서는 MRR을 예측하는 것이 중요하다. 본 연구에서는 머신러닝 기법들을 이용하여 CMP 공정에서 수집된 시계열 센서 데이터를 분석하여 MRR을 예측하는 모형과 공정 품질을 해석하기 위한 분류 모형을 개발한다. 나아가 분류 결과를 분석하여, CMP 공정 품질에 영향을 미치는 유의미한 변수를 파악하고 고품질을 유지하기 위한 공정 조건을 설명한다.

• 한국정보통신학회논문지
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• 제18권6호
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• pp.1401-1406
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• 2014

반도체소자의 제조 공정 기술 중 구리패턴을 얻기 위해서 사용하는 화학 기계적 연마(CMP)를 이용한 평탄화와 연마 공정에서 Wafer에 도포된 구리의 두께를 실시간으로 측정하여 정밀하게 제어할필요가 있는데, 이때 획득되는 센서값을 실제 두께 값으로 환산하는 계산과정에서 오차가 발생할 수 있다. 실제 측정 값에 근사한 값을 얻도록 단순평균을 이용한 방법, 이동 평균, 필터 들을 사용하여 결과를 비교하여 옹고스트롬 단위의 두께를 실시간으로 측정하는 제어 시스템의 편차를 줄이도록 하는 방법의 구현에 대해 기술한다.

• Tribology and Lubricants
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• 제38권1호
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• pp.1-7
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• 2022

Chemical-mechanical polishing (CMP) process is a semiconductor process that planarizes a wafer surface using mechanical friction between a polishing pad and a substrate surface during a specific chemical reaction. During the CMP process, polishing pad conditioning is applied to prevent the rapid degradation of the polishing quality caused by polishing pad glazing through repeated material removal processes. However, during the conditioning process, uneven wear on the polishing pad is inevitable because the disk on which diamond particles are electrodeposited is used. Therefore, the abrasion of the polishing pad should be considered not only for the variables during the conditioning process but also when designing the CMP conditioning system. In this study, three design variables of the conditioning system were analyzed, and the effect on the pad wear profile during conditioning was investigated. The three design variables considered in this study were the length of the conditioner arm, diameter of the conditioner disk, and distance between centers. The Taguchi method was used for the experimental design. The effect of the three design variables on pad wear and uniformity was assessed, and new variables used in conditioning system design were proposed.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2011년도 추계학술발표대회
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• pp.24.1-24.1
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• 2011

CMP (Chemical Mechanical Planarization)는 고직접도의 다층구조의 소자를 형성하기 위한 표면연마 공정으로 사용되며, pattern 크기의 감소에 따른 공정 중요도는 증가하고 있다. 반도체 소자 제조 공정에서는 낮은 비용으로 초기재료를 만들 수 있고 우수한 성능의 전기 절연성질을 가지는 산화막을 만들 수 있는 단결정 실리콘 웨이퍼가 주 재료로 사용되고 있으며, 반도체 공정에서 실리콘 웨이퍼 표면의 거칠기는 후속공정에 매우 큰 영향을 미치므로 CMP 공정을 이용한 평탄화 공정이 필수적이다. 다결정 실리콘 박막은 현재 IC, RCAT (Recess Channel Array Transistor), 3차원 FinFET 제조 공정에서 사용되며 CMP공정을 이용한 표면 거칠기의 최소화에 대한 연구의 필요성이 요구되고 있다. 본 연구에서는 알칼리성 슬러리를 이용한 단결정 및 다결정 실리콘의 식각 및 연마거동에 대한 특성평가를 실시하였다. 화학적 기계적 연마공정에서 슬러리의 pH는 슬러리의 분산성, removal rate 등 결과에 큰 영향을 미치고 연마대상에 따라 pH의 최적조건이 달라지게 된다. 따라서 단결정 및 다결정 실리콘 연마공정의 최적 조건을 확립하기 위해 static etch rate, dynamic etch rate을 측정하였으며 연마공정상의 friction force 및 pad의 온도변화를 관찰한 후 removal rate을 계산하였다. 실험 결과, 단결정 실리콘은 다결정 실리콘보다 static/dynamic etch rate과 removal rate이 높은 것으로 나타났으며 슬러리의 pH에 따른 removal rate의 증가율은 다결정 실리콘이 더 높은 것으로 관찰되었다. 또한 다결정 실리콘 연마공정에서는 friction force 및 pad의 온도가 단결정 실리콘 연마공정에 비해 상대적으로 더 높은 것으로 나타났다. 결과적으로 단결정 실리콘의 연마 공정에서는 화학적 기계적인 거동이 복합적으로 작용하지만 다결정 실리콘의 경우 슬러리를 통한 화학적인 영향보다는 공정변수에 따른 기계적인 영향이 재료 연마율에 큰 영향을 미치는 것으로 확인되었으며, 이를 통한 최적화된 공정개발이 가능할 것으로 예상된다.

• 전기전자학회논문지
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• 제19권1호
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• pp.41-44
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• 2015

소자의 집적화에 필수적인 소자 분리공정에서 화학약품의 오염 문제등을 발생시키는 화학적 기계연마기술(CMP) 공정을 사용하지 않고 벌크 finFET(fin field effect transistor) 의 트랜치 구조를 형성할 수 있는 공정에 대하여 제안하였다. 사진 감광막 도포시 발생하는 두께차이와 희생층으로 사용되는 실리콘 질화막을 사용하면 에칭 공정만을 사용하여 상대적으로 표면 위로 돌출된 부분의 실리콘 산화막 층을 에칭하는 것은 물론 finFET 의 채널로 사용되는 실리콘 트랜치 구조를 한번에 형성할 수 있는 특징을 갖는다. 본 연구에서는 AZ1512 사진 감광막을 사용하여 50 나노미터급 실리콘 트랜치 구조를 형성하는 공정을 수행하였으며 그 결과를 소개한다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2007년도 하계학술대회 논문집 Vol.8
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• pp.88-88
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• 2007

Chemical mechanical polishing (CMP) 공정은 그 어원에서 알 수 있듯이 슬러리의 화학적인 요소와 웨이퍼에 가해지는 기계적 압력에 의해 결정되는 평탄화 기술이다. 최근, 금속배선공정에서 높은 전도율과 재료의 값이 싸다는 이유로 Cu률 사용하였으나, 디바이스의 구조적 특성을 유지하기 위해 높은 압력으로 인한 새로운 다공성 막(low-k)의 파괴와, 디싱과 에로젼 현상으로 인한 문제점이 발생하게 되었다. 이러한 문제점을 해결하고자, 본 논문에서는 Cu 표면에 Passivation layer를 형성 및 제거하는 개념으로 공정시 연마제를 사용하지 않으며, 낮은 압력조건에서 공정을 수행하기 위해, 전해질의 농도 변화에 따른 선형추의전압전류법과 순환전압전류법을 사용하여 전압활성화에 의한 전기화학적 반응이 어떤 영향을 미치는지 연구하였다.

• 마이크로전자및패키징학회지
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• 제19권1호
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• pp.61-66
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• 2012

반도체 산업에서 회로의 고집적화와 다층구조를 형성하기 위해 화학적-기계적 연마(CMP: Chemical-Mechanical Planarization) 공정이 도입되었으며 반도체 패턴의 미세화와 다층화에 따라 화학적-기계적 연마 공정의 중요성은 더욱 강조되고 있다. 화학적-기계적 연마공정이란 화학적 반응과 기계적 힘을 동시에 이용하여 표면을 평탄화하는 공정으로, 화학적-기계적 연마 공정은 압력, 속도 등의 공정조건과, 화학적 반응을 유도하는 슬러리(Slurry), 기계적 힘을 위한 패드 등에 의해 복합적으로 영향을 받는다. 패드 컨디셔닝이란 컨디셔너가 화학적-기계적 연마 공정 중에 지속적으로 패드 표면을 연마하여 패드의 손상된 부분을 제거하고 새로운 표면을 노출시켜 패드의 상태를 일정하게 유지시키는 것을 말한다. 한편, 금속박막의 화학적-기계적 연마 공정에 사용되는 슬러리는 금속박막과 산화반응을 하기 위하여 산화제를 포함하는데, 산화제는 금속 컨디셔너 표면을 산화시켜 부식을 야기한다. 컨디셔너의 표면부식은 반도체 수율에 직접적인 영향을 줄 수 있는 스크래치(Scratch) 등을 발생시킬 뿐만 아니라, 컨디셔너의 수명도 저하시키게 되므로 이를 방지하기 위한 노력이 매우 중요하다. 본 연구에서는 컨디셔너 표면에 슬러리와 컨디셔너 표면 간에 일어나는 표면부식을 방지하기 위하여 유기박막을 표면에 증착하여 부식을 방지하고자 하였다. 컨디셔너 제작에 사용되는 금속인 니켈과 니켈 합금을 기판으로 하고, 증착된 유기박막으로는 자기조립단분자막(SAM: Self-Assembled Monolayer)과 불화탄소(FC: FluoroCarbon) 박막을 증착하였다. 자기조립단분자막은 2가지 전구체(Perfluoroctyltrichloro silane(FOTS), Dodecanethiol(DT))를 사용하여 기상 자기조립 단분자막 증착(Vapor SAM) 방법으로 증착하였고, 불화탄소막은 10 nm, 50 nm, 100 nm 두께로 PE-CVD(Plasma Enhanced-Chemical Vapor Deposition, SRN-504, Sorona, Korea) 방법으로 증착하여 표면의 부식특성을 평가하였다. 표면 부식 특성은 동전위분극법(Potentiodynamic Polarization)과 전기화학적 임피던스 측정법(Electrochemical Impedance Spectroscopy(EIS)) 등의 전기화학 분석법을 사용하여 평가되었다. 또한 측정된 임피던스 데이터를 전기적 등가회로(Electrical Equivalent Circuit) 모델에 적용하여 부식 방지 효율을 계산하였다. 동전위분극법과 EIS의 결과 분석으로부터 유기박막이 증착된 표면의 부식전류밀도가 감소하고, 임피던스가 증가하는 것을 확인하였다.