• 전자공학회논문지
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• 제53권8호
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• pp.66-75
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• 2016

반도체 공정 초미세화에 따라 에이징 (aging)과 공정 변이 (process variation)로 인한 칩에서의 물리적인 결함은 더욱 증가하고 있으며, 특히 금속 배선 스케일링 제한과 온 칩 데이터 통신량 증가에 따라 다수의 프로세서 코어로 구성된 네트워크-온-칩(Network-on-Chip, NoC)에서의 결함 감내 기법 연구가 활발히 진행되고 있다. 그러나 NoC에서 저전력 설계 기법으로 널리 채용되고 있는 VFI (Voltage-Frequency-Island)를 적용한 경우에서의 신뢰성 측면에 대한 연구가 부족한 실정이다. 본 논문에서는 신뢰성과 에너지 소모를 고려하여 VFI NoC에서 링크 고장이 발생하는 경우에도 정상적으로 통신을 유지할 수 있는 테이블 기반 라우팅 기법을 제안한다. 에너지 소모와 성능을 고려한 최적 경로와 고장 감내를 위한 우회 경로를 제공하며, 이때 우회 경로의 경우 필요한 최소한의 노드에만 라우팅 테이블을 저장하여 구현 복잡도를 완화하였다. 모의실험 결과를 통해 제안하는 기법은 전체 링크의 1%에서 고장이 발생하는 경우에도 정상적으로 통신함을 보였다. 또한 실시간으로 우회 경로를 탐색하는 고장 감내 라우팅 기법인 $d^2$-LBDR에 비해 링크에 고장이 발생하는 경우 평균 15.9%의 에너지 소모가 감소함을 보였으며, 실행 시간 측면에서는 평균 0.8% 감소하는 것을 확인 할 수 있었다.

• 한국진공학회지
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• 제10권2호
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• pp.234-240
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• 2001

본 연구에서는 Mg을 첨가한 Cu-alloy에 의해 TiN의 확산방지능력을 향상시키고자 하였다. Cu(Mg) 박막은 대기노출시킨 TiN박막위에 증착되었으며 열처리시 Cu 박막내의 Mg은 TiN의 표면에 있는 산소와 반응하여 매우 얇은(~100 $\AA$) MgO를 형성하게되고 MgO에 의해 TiN의 확산방지능력은 Cu(4.5 at.%Mg)의 경우 $800^{\circ}C$까지 향상됨을 알 수 있었다. 그러나 Cu(Mg) a]toy는 TiN위에서 접착특성이 좋지 않기 때문에 TiN을 $O_2$plasma 처리하였으며 $O_2$ plasma 처리후 $300^{\circ}C$ 진공열처리를 통해 접착력이 크게 향상되는 것을 알 수 있었다. 이는 $O_2$ plasma 처리에 의해 TiN표면에 Mg과 반응할 수 있는 산소의 양이 증가하는 데 기인하며 이에 따라 Mg의 계면이동이 크게 증가되어 치밀한 MgO가 형성됨을 확인하였다. 그리고 $O_2$ plasma 처리시 RF power를 증가시키면 계면으로 이동하는 Mg의 양이 오히려 감소하였고 이것은 TiN의 표면이 $TiO_2$로 변하여 Mg과 결합할 수 있는 산소의 양이 상대적으로 감소하였기 때문인 것으로 생각된다. 또한 접착층으로서 Si을 50$\AA$ 증착하여 접착력을 크게 향상시켰으며 Si 증착에 의한 TiN의 확산방지능력은 감소되지 않는 것을 알 수 있었다.

• 보존과학회지
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• 제32권3호
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• pp.345-352
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• 2016

연구는 부산 오륜대 한국순교자박물관에 소장되어있는 "국긔복소션"과 "법복졀복"의 직의(織衣) 즉, 표지직물 및 이를 보관하는 첩갑을 구성하고 있는 직물에 관한 분석적 연구이다. 본 유물은 조선 제24대 왕인 헌종(재위 1834~1849)의 후궁인 경빈 김씨(1831-1907)가 작성한 것으로 추정된다. 첩갑과 2권의 필첩의 표지는 모두 적외분광 분석 결과, 견직물에 의해 배첩이 되어있으며 첩갑의 표지는 화문직은단(花紋織銀緞)으로 되어있고 두 필첩의 겉표지는 초록색과 적색의 수자편복문단이다. 첩갑의 금속사 부분은 에너지분산형 분광분석으로 분석한 결과 은이 산화한 것임을 확인할 수 있었다. 한편 염료분석 결과, 적색인 "법복졀복"의 표지직물에서는 berberine, brazilin, carthamin 등이 검출되어 황벽, 소목, 홍화 등에 의해 복합염색이 된 것으로 추정되며 첩갑의 색사들을 분석한 결과에서는 첩갑의 황색섬유에서 rutin이 검출되어 괴화에 의한 염색으로 추정된다.

• 마이크로전자및패키징학회지
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• 제21권4호
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• pp.91-96
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• 2014

TSV기술은 실리콘 칩에 관통 홀(through silicon via)을 형성하고, 비아 내부에 전도성 금속으로 채워 수직으로 쌓아 올려 칩의 집적도를 향상시키는 3차원 패키징 기술로서, 와이어 본딩(wire bonding)방식으로 접속하는 기존의 방식에 비해 배선의 거리를 크게 단축시킬 수 있다. 이를 통해 빠른 처리 속도, 낮은 소비전력, 높은 소자밀도를 얻을 수 있다. 본 연구에서는 웨이퍼 레벨에서의 TSV 충전 경향을 조사하기 위하여, 실리콘의 칩 레벨에서부터 4" 웨이퍼까지 전해 도금법을 이용하여 Cu를 충전하였다. Cu 충전을 위한 도금액은 CuSO4 5H2O, H2SO4 와 소량의 첨가제로 구성하였다. 양극은 Pt를 사용하였으며, 음극은 $0.5{\times}0.5 cm^2{\sim}5{\times}5cm^2$ 실리콘 칩과 4" 실리콘 wafer를 사용하였다. 실험 결과, $0.5{\times}0.5cm^2$ 실리콘 칩을 이용하여 양극과 음극과의 거리에 따라 충전률을 비교하여 전극간 거리가 4 cm일 때 충전률이 가장 양호하였다. $5{\times}5cm^2$ 실리콘 칩의 경우, 전류 공급위치로부터 0~0.5 cm 거리에 위치한 TSV의 경우 100%의 Cu충전률을 보였고, 4.5~5 cm 거리에 위치한 TSV의 경우 충전률이 약 95%로 비아의 입구 부분이 완전히 충전되지 않는 경향을 보였다. 전극에서 멀리 떨어져있는 TSV에서 Cu 충전률이 감소하였으며, 안정된 충전을 위하여 전류를 인가하는 시간을 2 hrs에서 2.5 hrs로 증가시켜 4" 웨이퍼에서 양호한 TSV 충전을 할 수 있었다.

• 마이크로전자및패키징학회지
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• 제15권2호
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• pp.37-45
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• 2008

본 논문에서는 유기 기판 위에 $100{\mu}m$ 피치를 갖는 플립칩 구조인 Cu(60 um)/SnAg(20 um) 더블 범프 플립칩 어셈블리를 구현하여 이의 리플로우, 고온 유지 신뢰성, 열주기 신뢰성, Electromigration 신뢰성을 평가하였다. 먼저, 리플로우의 경우 횟수와 온도에 상관없이 범프 접속 저항의 변화는 거의 나타나지 않음을 알 수 있었다. 125도 고온 유지 시험에서는 2000시간까지 접속 저항 변화가 관찰되지 않았던 반면, 150도에서는 Kirkendall void의 형성으로 인한 접속 저항의 증가가 관찰되었다 또한 Electromigration 시험에서는 600시간까지 불량이 발생하지 않았는데 이는 Al금속 배선에서 유발되는 높은 전류 밀도가 Cu 칼럼의 높은 두께로 인해 솔더 영역에서는 낮아지기 때문으로 해석되었다. 열주기 시험의 경우, 400 cycle 이후부터 접속 저항의 증가가 발견되었으며, 이는 열주기 시험 동안 실리콘 칩과 Cu 칼럼 사이에 작용하는 압축 변형에 의해 그 사이에 있는 Al 및 Ti 층이 바깥쪽으로 밀려나감으로 인해 발생하는 것으로 확인되었다.

• 한국화재소방학회논문지
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• 제34권1호
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• pp.55-65
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• 2020

본 연구에서는 천장 은폐장소에 공사 가능한 전기설비 중 배선공사에 사용되는 합성수지관(CD, VE) 및 금속관(ST)을 대상으로 연소실험 및 ISO 5660 실험, ISO 5659 실험을 실시하였으며, 측정 데이터를 바탕으로 화재 확산 및 피난 위험도를 분석하였다. ISO 5660 총열방출량 실험결과 CD관 120.5 MJ/㎡, VE관 81.9 MJ/㎡, ST관 4.9 MJ/㎡이 측정되었다. ISO 5659 연기밀도 실험결과 CD관 1320, VE관 731, ST관 102이 측정되었으며, 최대연기밀도가 측정된 시간은 CD관 605 s, VE관 740 s, ST관 1,200 s이다. 화재 확산 및 피난 위험도에서 CD관, VE관, ST관 순으로 나타났다. 화재 확산 위험도 분석 시 총열방출량은 CD관 4,820 MJ/㎡, VE관 4,267 MJ/㎡, ST관 196 MJ/㎡로 산출되었다. 피난 위험도 분석결과 투과율 89% 때의 시간은 CD관 127 s, VE관 35 s, ST관 969 s, 거의 앞이 보이지 않을 정도의 농도를 나타내는 투과율 79% 때의 시간은 CD관 157 s, VE관 50 s로 나타났다. CD관과 VE관은 화재 확산 및 피난 위험도 수치가 높았던 반면 ST관의 경우 화재 확산에 거의 영향이 없었고, 피난 위험도에서도 화재발생 인지 후 피난하는데 문제가 없는 것으로 나타났다.

• 마이크로전자및패키징학회지
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• 제24권1호
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• pp.75-81
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• 2017

연성인쇄회로기판에서 금속 배선 도포층 에폭시수지와 폴리이미드 기판 사이의 계면접착력과 신뢰성 확보를 위해 3가지 폴리이미드 표면처리 및 열처리 조건에 따라 계면접착력 평가를 하였다. 또한 고온고습처리 조건에 따른 에폭시수지와 폴리이미드 사이의 계면 신뢰성을 $180^{\circ}$ 필 테스트를 통해 정량적으로 측정하였다. 폴리이미드 표면 KOH 전처리 전의 에폭시수지와 폴리이미드 사이의 필 강도는 29.4 g/mm이지만, $85^{\circ}C/85%$상대습도의 고온고습 환경에서 100 시간이 지난 후 10.5 g/mm로 감소하였다. 그러나, 폴리이미드 표면처리 후 열처리를 한 경우 29.6 g/mm의 필강도값을 가지며, 고온고습 환경 후에도 27.5 g/mm로 유지되었다. 파면 미세구조 분석 및 박리면 X-선 광전자 분광법 분석 결과, 폴리이미드 표면 습식 개질전처리 후 적절한 열처리를 하는 경우 폴리이미드 표면 잔류 불순물들의 효과적인 제거 및 습식공정에 의한 폴리이미드 손상 회복으로 인해, 고온고습환경에서도 계면접착력이 높게 유지되는 것으로 생각된다.

• 마이크로전자및패키징학회지
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• 제13권3호
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• pp.1-8
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• 2006

인쇄회로기판이나 플라스틱 패키지 등 다양한 전자소자 부품내 배선간 간격이 갈수록 좁아짐에 따라 최근 많이 발생하고 있는 electrochemical migration(ECM) 현상은 양극에서 이온화된 금속에 의한 conductive anodic filament(CAF) 및 덴드라이트와 같은 전도성 필라멘트의 성장으로 인해 전자부품의 절연파괴를 일으키고 있다. 본 연구에서는 공정조성 Sn-37Pb솔더 합금의 ECM 거동과 부식특성 사이의 연관성 평가를 통해 ECM 우세원소를 파악하기 위해 D.I Water 및 NaCl 용액에서 Water Drop Test(WDT)와 분극실험을 실시하여 서로 비교하였다. WDT 실시 결과 공정조성 Sn-37Pb 솔더 합금에서 Pb-rich 상이 Sn-rich 상보다 우선적으로 양극 패드에서 녹아나서 상대적으로 ECM 저항성이 낮았으며, 음극패드에서 자라난 덴드라이트에도 Pb가 훨씬 많이 존재하였다. NaCl에서의 분극실험 결과 전기화학적으로 부동태 피막을 형성하는 Sn에 비해 Pb의 부식속도가 크게 나타났으며, WDT의 결과와 같은 경향을 보였다. 따라서 공정조성 SnPb 솔더 합금의 부식저항성과 ECM 저항성 사이에는 좋은 상관관계가 존재한다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 1998년도 제14회 학술발표회 논문개요집
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• pp.179-179
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• 1998

실리콘 집적회로 제조시 sub-micron 의 contact 형성 공정은 질연막 형성 후 이의 식각 및 세정, c contact 실리사이드, 획산방지막, 배선 금속층의 형성 과정올 거치게 된다. 본 연구팀에서는 C.F야f2 헬리 콘 플라즈마훌 이용한 고선택비 contact 산화막 식각공정시 형성된 잔류막충과 오염 손상올 관찰하고 산소 플라즈마 처리와 후속 열처리에 따른 이들의 제거 정도를 관찰하여 이에 대한 결과를 발표하였다. 본 연구메서는 식각 및 후처리에 따라 잔류하는 잔류막과 손상층이 후속 공정인 contact 실리사이드 형 섬에 미치는 영향올 관찰하였다. C C.F바f2 웰리콘 풀라즈마률 이용한 식각시 공정 변수로는 수소가스 첨가, bias voltage 와 과식각 시간 의 효과를 관찰하였으며 다른 조건은 일정하게 하였다 .. Contact 실리사이드로는 Ti, Co-싫리사이드를 선 택하였으며 Piranha cleaning, 산소 플라즈마 처리, 산소 풀라즈마+600 'C annealing으로 각각 후처리된 시 편을 후처리하지 않은 시펀돌과 함께 실리사이드 형성용‘시펀으로 이용하였다 각각 일정 조건에서 동 일 두께의 실리사이드훌 형성시킨 후 4-point probe룰 이용하여 면저황올 측정하였다 후처리하지 않은 시편의 경무 실리사이드 형성은 아주 시펀의 일부분에서만 형성되었으며 후속 세정 및 얼처리훌 황에 따라 실리사이드의 면저항은 감소하여 식각 과정을 거치지 않은 깨끗한 실리콘 웨이퍼위에 실리사이드 를 형성시킨 값(control 값)에 접근하였다. 실리사이드의 면저항값은 식각시 노훌된 실리콘 표면 위에 형 성된 손상충보다는 잔류막에 큰 영향을 받았으며 수소 가스가 첨가된 식각 가스로 식각한 시편으로 형 성한 실리사이드의 면저항값이 손상이 상대적으로 적은 것으로 관찰된 수소훌 첨가하지 않은 식각 가 스로 식각한 시펀 위에 형성된 실리사이드의 면저황에 비해 낮은 값을 나타내었다. 실리사이드의 전기적 륙성에 미치는 손상층의 영향올 좀더 면밀히 관찰하고자 bare 실리콘 wafer 에 잔류막이 거의 없이 손상층을 유발시키는 식각 조건들 (100% HBr, 100%H2, 100%Ar, Cl싸fz)에 대하여 실 리콘 식각을 수행한 후 Co-실리사이드률 형성하여 이의 면저황을 측정한 걸과 100% Ar 가스로 식각된 시편을 이용하여 형성한 실리사이드의 면저항은 control 에 기까운 면저항값올 지니고 따라서 손상층이 실리사이드 형섬메 미치는 영향은 크지 않음을 알 수 있었다. 이상의 연구 결과훌 통해 손상층이 실리사이드의 형성이나 전기적 톡섬에 미치는 영황은 잔류막층 에 의한 영향보다 적다는 것을 알 수 았으며 잔류막층의 두께보다는 성분이나 걸합상태, 특히 식각 및 후처리 후 잔류하는 탄소 싱분과 C-Si 결함에 큰 영향올 받는 것올 알 수 있었다.

• 마이크로전자및패키징학회지
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• 제12권2호
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• pp.111-119
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• 2005

직경 $75{\mu}m$ 높이 $90{\mu}m$및 $150{\mu}m$ 피치의 Cu via를 통한 삼차원 배선구조를 갖는 스택 시편을 deep RIE를 이용한 via hole 형성공정 , 펄스-역펄스 전기도금법에 의한 Cu via filling 공정, CMP를 이용한 Si thinning 공정, photholithography, 금속박막 스퍼터링, 전기도금법에 의한 Cu/Sn 범프 형성공정 및 플립칩 공정을 이용하여 제작하였다. Cu via를 갖는 daisy chain 시편에서 측정한 접속범프 개수에 따른 daisy chain의 저항 그래프의 기울기로부터 Cu/Sn 범프 접속저항과 Cu via 저항을 구하는 것이 가능하였다. $270^{\circ}C$에서 2분간 유지하여 플립칩 본딩시 $100{\times}100{\mu}m$크기의 Cu/Sn 범프 접속저항은 6.7 m$\Omega$이었으며, 직경 $75 {\mu}m$, 높이 $90{\mu}m$인 Cu via의 저항은 2.3m$\Omega$이었다.