• Proceedings of the Korean Vacuum Society Conference
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• 1999.07a
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• pp.30-30
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• 1999

알루미늄에 비해 전기저항이 낮고 electromigration 및 stress-migration에 대한 저항서이 높은 구리는 차세대 반도체 소자의 배선금속 재료로 여겨지고 있다. 최근 Chemical Mechanical Polishing (CMP) 기술의 도래로 구리배선 공정의 채택이 더욱 앞당겨질 전망이다. 한편, 구리 MOCVD를 위해 다양한 전구체화합물이 합성되었고, 근래에는 Cu(I)(hfc)L (L은 Lewis base 형태의 ligand) 형태의 전구체를 이용한 많은 증착 연구를 통하여 순수하고 전기저항이 낮은 구리 박막의 증착이 보고되었다. 구리 MOCVD의 가장 큰 문제점은 증착속도가 150-$^{\circ}C$20$0^{\circ}C$에서 500$\AA$/min 이하로 낮고 또한 증착된 필름 표면이 매우 거칠다는 데 있다. 이러한 단점으로 인해 전기화학적 증착후 CMP를 적용하는 것이 더욱 경제적이라는 견해가 우세해 지고 있다. 본 강연에서는 박막의 증착 속도와 표면 거칠기를 동시에 향사시키기 위해 catalytic surfactant를 이용한 새로운 MOCVD 개념을 도입하고, 구리 MOCVD에서 단원자층으로 흡착된 요오드 원자가 그 역할을 수행할 수 있음을 보이겠다. 또 요오드원자가 표면반응을 어떻게 수정하여 활성화에너지를 낮추는가를 반응메카니즘으로 밝히고 표면 평탄화의 미시적 해석을 제공하고자 한다. Catalytic Surfactant의 개념은 다른 박막 재료의 MOCVD에도 적용될 수 있으며, 나아가 적절한 기판 표면처리를 통하여 epitaxy도 가능할 것으로 본다.

• Transactions of the Korean Society of Mechanical Engineers A
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• v.28 no.5
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• pp.532-538
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• 2004

MEMS technology applying to the sensors and micro-electro devices is complete system. These microsystems are made by variable processes. Especially, the mentallization process has very important functions to transfer the power operating the sensor and signal induced from sensor part. But in the structures of MEMS the local stress concentration and deformation are often yielded by an irregular geometrical shape and different constraint. Therefore, this paper studies the effect of supporting type and thickness ratio about thin film of the substrate on the residual stress variation when the thermal loads is applied to the multi-layer thin film fabricated by metallization process. Specimens were made from several materials such as Al, Au and Cu. Then, uniform thermal load was applied, repeatedly. The residual stress was measured by FE Analysis and nano-indentation method using AFM. Generally, the specimen made of Al induced the larger residual stress than that of made of other materials. Specimen made of Cu and Au having the low thermal expansion coefficient induces the minimum residual stress. Similarly, the lowest indentation length was measured by nano-indentation method in the Si/Au/Cu specimen. Particularly, clusters are created in the specimen made of Cu by thermal load and the indentation length became increasingly large by cluster formation.

• Korean Journal of Materials Research
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• v.2 no.3
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• pp.228-238
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• 1992

An investigation on the step-coverage of PECVD and $O_3$ ThCVD oxides was undertaken to implement into the void-free inter metal dielectric planarization using multi-chamber system for the submicron double level metallization. At various initial aspect ratios the instantaneous aspect ratios were measured through modelling and experiment by depositing the oxides up to $0.9{\mu}m$ in thickness in order to monitor the onset of void formation. The modelling was found to be in a good agreement with the observed instantaneous aspect ratio of TEOS-based PECVD oxide whose re-entrant angle was less than $5^{\circ}$. It is demonstrated that either keeping the instantaneous aspect ratio of PECVD oxide as a first layer less than a factor of 0.8 or employing Ar sputter etch to create sloped oxide edge ensures the void-free planarization after$O_3$ ThCVD oxide deposition whose step-coverage is superior to PECVD oxide. It has been observed that $O_3$ ThCVD oxide etchback scheme has shown higher yield of via contact chain than non etchback process, with resistance per via contact of $0.1~0.3{\Omega}/{\mu}m^2$.

• Proceedings of the Korean Society Of Semiconductor Equipment Technology
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• 2007.06a
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• pp.215-217
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• 2007

반도체 집적화 기술의 발달로 반도체 공정에서 디바이스의 선폭은 줄어들고, 박막의 다층화가 필수적인 과정이 되었다. 이에 따라 반도체에서 Si 기판과 금속 배선과의 열적 안정성에 대한 신뢰성이 더욱 중요시 되어가고 있다. 이를 방지하기 위하여 우리는 3개의 화합물로 구성된 Tungsten-Carbon-Nitrogen (W-C-N) 확산방지막을 사용하였다. 실험은 Si 기판위에 W-C-N박막을 물리적 기상 증착법(PVD)으로 질소비율을 변화하며 확산방지막을 증착하여 Si 기판과 W-C-N확산방지막의 특성을 여러 온도 열처리 조건에서 확인하였다. 특성을 분석을 위하여 ${\alpha}-step$과 ${\beta}-ray$를 이용하여 증착률을 확인한 후 4-point probe를 이용하여 비저항을 측정하였고, X-ray Diffraction 분석을 통하여 결정 내부의 변화를 확인하였다. 이를 통하여 W-C-N 확산방지막의 열적인 안정성을 질소변화에 따라 조사하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 1999.07a
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• pp.111-111
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• 1999

반도체 소자의 고집적화 및 고속화에 따라 다층 금속배선에서의 RC 지연이 전체 지연의 주된 요소로 되고 있다. 이런 RC 진연을 줄이기 위해서 현재 다층 금속배선의 층간 절연막으로 사용하고 있는 SiO2 박막(k~3.9)을 보다 낮은 유전상수(low-k)를 가지는 물질로 대체할 것이 요구된다. 층간 절연막으로서 가져야 할 가장 중요한 것은 낮은 유전상수와 높은 열적안정성($\geq$45$0^{\circ}C$)이다. 본 연구에서는 Toluene을 precursor로 사용한 PECVD방법으로 low-k 유사중합체 유기박막을 성장시켰으며 부동한 온도에서 성장된 박막의 특성을 비교하여 증착온도가 박막의 특성에 미치는 영향에 대하여 조사하였다. 유사중합체 유기박막은 platinum(Pt)기판과 silicon 기판위에 같이 증착되었다. Precursor는 4$0^{\circ}C$로 유지된 bubbler에 담겨지고 증발된 precursor molecules는 Argon(Ar:99.999%) carrier 가스에 의해 process reactor 내부로 유입된다. Plasma는 RF(13.56MHz generator로 연결된 susceptor 주위에 발생시켰다. Silicon 기판위에 증착한 시편으로 Fourier transform infrared (FTIR) spectra 및 열적 안정성을 측정하였고, Pt 기판위에 증착한 시편으로 Al/유기박막/Pt 구조의 capacitor를 만들어 열적안정성을 측정하였고, Pt 기판위에 증착한 시편으로는 Al/유기박막/Pt 구조의 capacitor를 만들어 K값 및 절연성을 측정하였다. Capacitance는 1MHz 주파수에서 측정하였다. 열적안정성은 30분동안 Ar 분위기에서 annealing하기 전후의 증착막의 두께의 변화를 측정함으로써 조사하였으며 유기박막의 두께는 surface profilometer로 측정하였다. 증착온도가 45$^{\circ}C$에서 15$0^{\circ}C$, 25$0^{\circ}C$로 높아짐에 따라 k값은 높아졌지만 대신 열적안정성은 좋아졌다. plasma power 30W인 경우 45$^{\circ}C$에서 증착했을 때 유전상수는 2.80으로 낮았지만 40$0^{\circ}C$에서 30분 동안 열처리한 후 두께가 49% 감소하였다. 그러나 25$0^{\circ}C$에서 증착했을 때 유전상수는 3.10으로 좀 높아졌지만 열적으로는 40$0^{\circ}C$까지 안정하였으며 45$0^{\circ}C$에서도 두께의 감소는 8%에 불과했다.

• Journal of the Microelectronics and Packaging Society
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• v.7 no.3
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• pp.31-36
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• 2000

We developed embedded inductors in MCM-D substrate for RF applications. The increasing demand for high density packaging was the driving forces to the development of MCM-D technology. Most of these development efforts have been focused on high performance digital circuits. However, recently there is a great need fur mixed mode circuits with a combination of digital, analog and microwave devices. Mixed mode modules often have a large number of passive components that are connected to a small number of active devices. Integration of passive components into the high density MCM substrate becomes desirable to further reduce cost, size, and weight of electronic systems while improving their performance and reliability. The proposed MCM-D substrate was based on Cu/photosensitive BCB multilayer and Ti/Cu is used to form the interconnect layer. Seed metal was formed with 1000 $\AA$ Ti/3000 $\AA$ Cu by sputtering method and main metal was formed with 3 $\mu\textrm{m}$ Cu by electrical plating method. The multi-turn sprial inductors were designed in coplanar fashion. This paper describe the manufacturing process of integrated inductors in MCM-D substrate and the results of electrical performance test.

• Journal of the Microelectronics and Packaging Society
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• v.9 no.4
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• pp.17-23
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• 2002

The more productive and stable fabrication can be obtained by applying chemical mechanical polishing (CMP) process to shallow trench isolation (STI) structure in 0.18 $\mu\textrm{m}$ semiconductor device. However, STI-CMP process became more complex, and some kinds of defect such as nitride residue, tern oxide defect were seriously increased. Defects like nitride residue and silicon damage after STI-CMP process were discussed to accomplish its optimum process condition. In this paper, we studied how to reduce torn oxide defects and nitride residue after STI-CMP process. To understand its optimum process condition, We studied overall STI-related processes including trench depth, STI-fill thickness and post-CMP thickness. As an experimental result showed that as the STI-fill thickness becomes thinner, and trench depth gets deeper, more tern oxide were found in the CMP process. Also, we could conclude that low trench depth whereas high CMP thickness can cause nitride residue, and high trench depth and over-polishing can cause silicon damage.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2008.06a
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• pp.112-112
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• 2008

최근 Ruthenium (Ru) 은 높은 화학적 안정성, 누설전류에 대한 높은 저항성, 저유전체와의 높은 안정성 등과 같은 특성으로 인해 금속층-유전막-금속층 캐패시터의 하부전극으로 각광받고 있다. 또한 Cu와의 우수한 Adhesion 특성으로 인해 Cu 배선에서의 Cu 확산 방지막으로도 주목받고 있다. 그러나 이렇게 형성된 Ru 하부전극의 각 캐패시터간의 분리와 평탄화를 위해서는 CMP 공정이 도입이 필요하다. 이러한 CMP 공정에 공급되는 Slurry 에는 부식액, pH 적정제, 연마입자 등이 첨가되는데 이때 연마입자가 응집하여 Slurry의 분산 안전성 저하에 영향을 줄수 있다. 이로 인해 응집된 Slurry는 Scratch와 Delamination 과 같은 표면 결함을 유발할 수 있으며, Slurry의 저장 안정성을 저하시켜 Slurry의 물리적 화학적 특성을 변화시킬 수 있다. 그리하여 본 연구에서는 Ru CMP Slurry에서의 Surfactant와 같은 분산 안정제에 따른 Surface tension, Zeta potential, Particle size, Sedimentation의 분석을 통해 Slurry 안정성에 대한 영향을 살펴보았다. 그 결과 pH9 조건의 31ppm Dispersant 농도에서 50%이상의 Sedimentation 상승효과를 얻을 수 있었다. 또한 선택된 Surfactant가 첨가된 Ru CMP Slurry를 제조하여 Ru wafer의 Static etch rate, Passivation film thickness 와 Wettability를 비교해 보았다. 그리고 CMP 공정을 실시하여 Ru의 Removal rate와 TEOS에대한 Selectivity를 측정해 보았다.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2007.06a
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• pp.88-88
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• 2007

Chemical mechanical polishing (CMP) 공정은 그 어원에서 알 수 있듯이 슬러리의 화학적인 요소와 웨이퍼에 가해지는 기계적 압력에 의해 결정되는 평탄화 기술이다. 최근, 금속배선공정에서 높은 전도율과 재료의 값이 싸다는 이유로 Cu률 사용하였으나, 디바이스의 구조적 특성을 유지하기 위해 높은 압력으로 인한 새로운 다공성 막(low-k)의 파괴와, 디싱과 에로젼 현상으로 인한 문제점이 발생하게 되었다. 이러한 문제점을 해결하고자, 본 논문에서는 Cu 표면에 Passivation layer를 형성 및 제거하는 개념으로 공정시 연마제를 사용하지 않으며, 낮은 압력조건에서 공정을 수행하기 위해, 전해질의 농도 변화에 따른 선형추의전압전류법과 순환전압전류법을 사용하여 전압활성화에 의한 전기화학적 반응이 어떤 영향을 미치는지 연구하였다.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2007.06a
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• pp.81-81
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• 2007

Chemical mechanical polishing (CMP) 공정은 deep 서브마이크론 집적회로의 다층배선구조률 실현하기 위해 inter-metal dielectric (IMD), inter-layer dielectric layers (ILD), pre-metal dielectric (PMD) 층과 같은 절연막 외에도 W, Al, Cu와 같은 금속층을 평탄화 하는데 효과적으로 사용되고 있으며, 다양한 소자 제작 및 새로운 물질 등에도 광범위하게 응용되고 있다. 하지만 Cu damascene 구조 제작으로 인한 CMP 응용 과정에서, 기계적으로 깨지기 쉬운 65 nm의 소자 이하의 구조에서 새로운 저유전상수인 low-k 물질의 도입으로 인해 낮은 하력의 기계적 연마가 필요하게 되었다. 본 논문에서는 전기화학적 기계적 연마 적용을 위해, I-V 특성 곡선을 이용하여 active, passive, transient, trans-passive 영역의 전기화학적 특성을 알아보았으며, Cu 막의 표면 형상을 알아보기 위해 scanning electron microscopy (SEM) 측정과 energy dispersive spectroscopy (EDS) 분석을 통해 금속 화학적 조성을 조사하였다.