• 대한전자공학회논문지SD
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• 제42권5호
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• pp.23-30
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• 2005

확장체 GF($p^n$)의 구성에서 차수와 다항식 곱셈 방법은 밀접한 관련을 가진다. 기존의 다항식 곱셈 방법인 KO] 및 MSK 방법은 효율적으로 계수-곱셈 연산량을 줄인다. 그러나 이들 방법을 이용하여 확장체 곱셈을 구성할 경우, 일반적으로 해당하는 분할 방법의 배수가 되도록 패딩(Padding)하여 구성하지만 이에 대한 기준이 모호하며 계수-곱셈의 연산량이 최소가 되도록 패딩하는 방법 또한 제안되지 않았다. 본 논문에서는 확장체 곱셈을 효율적으로 구성할 수 있는 기본적인 성질과 계수-곱셈의 연산량이 최소가 되는 다항식 차수를 찾는 알고리즘을 제안한다. 본 논문에서 제안하는 알고리즘을 적용하면 기존의 방법을 그대로 적용하여 구성할 때 보다 확장체의 차수가 증가할수록 더 많은 계수-곱셈 연산량을 줄일 수 있다. 따라서 본 논문의 결과는 스마트 카드 등 작은 공간 복잡도를 요구하는 병렬처리 곱셈기에 효율적으로 적용될 수 있다.

• 정보보호학회논문지
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• 제19권6호
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• pp.3-15
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• 2009

최근 Wu는 효율적인 비트-병렬 곱셈기를 위한 세 가지 종류의 이진체 제안하였다. 제안된 곱셈기는 오항 기약다항식을 사용하는 기존의 결과보다 효율적이다. 본 논문에서는 비트-병렬 곱셈에서 효율적인 이진체 위의 새로운 반복다항식(Repeated Polynomial:RP)을 제안한다. 제안하는 RP를 case 1, case 2와 case 3 3가지로 구분할 때, 제안하는 RP를 위한 비트-병렬 곱셈기는 기존의 오항 기약다항식의 결과보다 효율적이다. 유한체의 차수가 1,000이하에서 EPS 또는 삼항 기약다항식이 없는 차수를 고려할 때, Wu의 단지 11개의 유한체만 존재한다. 그러나 제안하는 결과는 case 1에서 181, case 2에서 232 그리고 case 3에서 443개의 유한체가 존재한다.

• 한국정보통신학회논문지
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• 제8권6호
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• pp.1188-1193
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• 2004

비도 높은 암호용으로 연구된 유한체 곱셈 연산기는 크게 직렬 유한체 곱셈기, 배열 유한체 곱셈기, 하이브리드 유한체 곱셈기으로 분류되어 왔다. 직렬 유한체 곱셈기는 마스트로비토 (Mastrovito) (1)에 의하여 제안되어 유한체 곱셈기의 가장 기본적인 구조로 자리잡아 왔고, 이를 병렬로 처리하기 위해 m 배의 자원을 투자하여 m 배의 속도를 얻어낸 결과가 2차원 배열 유한체 곱셈기이며 (2), 이들 기존 방식의 장점만을 취하여 제안된 방식이 1999년 Paar에 의해 제안된 하이브리드 (hybrid) 곱셈기이다 (3). 반면 이 하이브리드 곱셈기는 사용 가능한 유한체로서 유한체의 차수를 합성수로 사용해야 한다는 제약이 따른다. 본 논문에서는 마스트로비토의 곱셈기의 구조를 기본으로 하고, 수식적으로 공통인수를 끌어내어 후처리하는 기법을 유도하여 적용한다. 제안한 방식으로 설계한 새로운 유한체 곱셈기는 HDL로 구현하여 소프트웨어 측면 뿐 아니라 하드웨어 측면에서도 그 기능과 성능을 검증하였다. 제안된 방식에서 직렬 다항 기준식 (polynomial)을 t (t는 1보다 큰 양의 정수) 부분으로 나누어 적용하였을 경우 곱셈기는 t 배의 속도 향상을 보일 수 있다.

• 한국정보통신학회논문지
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• 제12권7호
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• pp.1209-1217
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• 2008

본 논문에서는 $GF(2^m)$ 상에서 표준기저를 사용한 두 다항식의 곱셈을 비트-병렬로 실현하는 새로운 형태의 비트-병렬 곱셈기를 제안하였다. 곱셈기의 구성에 앞서, 피승수 다항식과 기약다항식의 곱셈을 병렬로 수행 한 후 승수 다항식의 한 계수와 비트-병렬로 곱셈하여 결과를 생성하는 VCG를 구성하였다. VCG의 기본 셀은 2개의 AND 게이트와 2개의 XOR 게이트로 구성되며, 이들로부터 두 다항식의 비트-병렬 곱셈을 수행하여 곱셈 결과를 얻도록 하였다. 이러한 과정을 확장하여 m에 대한 일반화된 회로의 설계를 보였으며, 간단한 형태의 곱셈회로 구성의 예를 $GF(2^4)$를 통해 보였다. 또한 제시한 곱셈기는 PSpice 시뮬레이션을 통하여 동작특성을 보였다. 본 논문에서 제안한 곱셈기는 VCG의 기본 셀을 반복적으로 연결하여 구성하므로, 차수 m이 매우 큰 유한체상의 두 다항식의 곱셈에서 확장이 용이하며, VLSI에 적합하다.

• 정보보호학회논문지
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• 제18권2호
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• pp.3-10
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• 2008

유한체 $GF(2^m)$의 원소를 표현하기 위한 기저선택은 곱셈기의 효율성에 영향을 미친다. 이중에서 여분표현을 이용한 곱셈기는 모듈러 감산을 빠르게 구성할 수 있는 특징을 이용하여 시간-공간의 trade-off를 효율적으로 제공한다. 따라서 여분표현을 이용한 기존의 곱셈기는 다른 기저로 표현한 곱셈기보다 시간 복잡도 상의 효율성을 제공하나 공간 복잡도가 많이 늘어나는 단점을 가진다. 본 논문에서는 다항식 지수승 연산이 많이 사용된다는 것을 감안해 Left-to-Right 형태의 지수승 환경에 적합한 시간-공간 복잡도 상의 효율성을 가지는 새로운 비트-병렬 곱셈기를 제안한다. 제안하는 곱셈기는 $T_A+({\lceil}{\log}_2m{\rceil})T_x$ 시간 복잡도와 (2m-1)(m+s) 공간 복잡도를 요구하며 ESP(Equally Spaced Polynomial) 기약다항식 기반의 기존 여분표현 곱셈기와 비교해 공간 복잡도는 $2(ms+s^2)$ 감소하며, 시간복잡도는 $T_A+({\lceil}{\log}_2(m+s){\rceil})T_x$에서 $T_A+({\lceil}{\log}_2m{\rceil})T_x$로 감소된다. ($T_A$:2개의 입력에 1개의 출력인 AND 게이트 시간, $T_x$:2개의 입력에 1개의 출력인 XOR 게이트 시간이며 m:ESP기약 다항식 차수, s: ESP기약 다항식의 각항의 차수 간격)

• 한국정보전자통신기술학회논문지
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• 제7권3호
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• pp.121-125
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• 2014

DSP 시스템에서 널리 사용되는 힐버트 변환에서 곱셈 연산은 반드시 필요한 요소이며 변환에 사용되는 계수의 차수가 높아질수록 하드웨어는 복잡하고 많은 양의 게이트를 필요로 한다. 본 연구에서는 힐버트 변환에 사용되는 곱셈연산에 MAG 알고리즘이 적용된 쉬프트와 덧셈을 사용한 곱셈블록을 구현하여 하드웨어의 복잡도를 줄일 수 있다.

• 한국정보전자통신기술학회논문지
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• 제2권4호
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• pp.45-51
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• 2009

DSP 시스템에서 널리 사용되는 힐버트 변환에서 곱셈 연산은 반드시 필요한 요소이며 변환에 사용되는 계수의 차수가 높아질수록 하드웨어는 복잡하고 많은 양의 게이트를 필요로 한다. 본 연구에서는 힐버트 변환에 사용되는 곱셈연산에 MAG 알고리즘이 적용된 쉬프트와 덧셈을 사용한 곱셈블록을 구현하여 하드웨어의 복잡도를 줄일 수 있다.

• 정보보호학회논문지
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• 제14권3호
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• pp.41-48
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• 2004

유한체의 곱셈과 나눗셈은 오류정정부호와 암호시스템에서 중요한 산술 연산이다. 유한체 GF(2$^{m}$ )의 원소를 표현하기 위해 다양한 기저가 사용되며 차수가 m인 GF(2)상의 원시다항식으로 구성할 수 있다. 정규기저를 사용하면 곱셈이나 곱셈 역원의 연산을 쉽게 수행할 수 있다. 정규기저 표현을 이용하는 Massey-Omura 승산기는 동일한 2진함수를 사용하여 몇 번의 순회치환으로 곱셈 또는 나눗셈이 수행되며 논리함수의 곱셈항 수가 승산기의 복잡도를 결정한다. 유한체의 정규기저는 항상 존재한다. 그러나 주어진 원시다항식에 대해 최적의 정규원소를 구하는 것은 쉽지 않다. 본 논문에서는 정규기저의 생성 방법을 고찰하고, Massey-Omura 승산기를 이용한 곱셈 또는 곱셈 역원의 계산에서 연산의 복잡도를 최소화할 수 있는 정규기저를 각 원시다항식에 대해 구하여, 최적의 정규원소와 곱셈항의 개수를 제시한다.

• 한국정보과학회논문지:시스템및이론
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• 제31권1_2호
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• pp.1-9
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• 2004

현대 통신 분야에서 많이 응용되고 있는 유한 필드상의 중요한 연산은 지수승과 나눗셈, 역원 둥이 있다. 유한 필드에서 지수 연산은 이진 방법을 이용하여 곱셈과 제곱을 반복함으로서 구현될 수 있고, 나눗셈이나 역원 연산은 A$B^2$ 연산을 반복함으로서 구현될 수 있다. 그래서 이러한 연산들을 위한 빠른 알고리즘과 효율적인 하드웨언 구조 개발이 중요하다. 본 논문에서는 차수가 m인 기약 AOP에 의해 생성되는 $GF(2^m)$상의 제곱과 곱셈을 동시에 할 수 있는 새로운 구조의 비트-시리얼 제곱/곱셈기와 $AB^2$ -곱셈기를 구현하였다. 제안된 연산기들은 지수기와 나눗셈 및 역원기의 핵심 회로로 사용될 수 있으며 기존의 연산기들과 비교하여 보다 작은 하드웨어 복잡도를 가진다. 그리고 제안된 구조는 정규성과 모듈성을 가지기 때문에 VLSI 칩과 같은 하드웨어로 쉽게 구현함으로써 IC 카드에 이용될 수 있다.

• 정보보호학회논문지
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• 제13권5호
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• pp.179-187
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• 2003

최근 빠른 하드웨어의 구현은 속도의 효율성을 중시하는 환경에서 큰 관심의 대상이 되고 있다. 유한체 연산기는 연산과정이 복잡한 곱셈 연산에 의해 속도가 결정된다. 연산 수행 속도를 빠르게 개선하기 위해 본 논문에서는 하드웨어 구조를 기존의 Mastrovito방법을 이용하여 제안하고자 한다. 삼항기약다항식(trinomial) p($\chi$)=$\chi$$^{m}$ ＋$\chi$$^n$＋1를 이용하여 제안하는 곱셈기의 시간 복잡도를 기존의 복잡도 T$_{A}$+( (m-2)/(m-n) +1+ log$_2$(m) ) T$_{x}$에서 T$_{A}$＋(1＋ log$_2$(m-1)＋ n/2 ) T$_{x}$으로 감소시킨다. 그러나 공간 복잡도를 살펴보면 AND 게이트 수가 기존의 복잡도와 m$^2$으로 같지만, XOR 게이트의 수는 기존 복잡도인 m$^2$-1에서 m$^2$＋(n$^2$-3n)/2으로 기약다항식의 중간항 차수인 n에 따라 약간 증가된다. 기약다항식의 최고차 항을 표준에서 권장하는 차수와 그에 준하는 다항식의 차수에 대해 XOR 공간 복잡도가 평균적으로 1.18% 증가하는 데 비해, 시간 복잡도는 평균적으로 9.036% 정도 감소한다.