• 한국정보통신학회논문지
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• 제4권1호
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• pp.105-113
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• 2000

디지털 통신시스템에 사용되는 파형 성형 필터를 고정소수점으로 설계하는 방법에 대하여 제시한다. 기존에는 설계가 간단한 RCF(Raised Cosine Filter) 또는 Root Squared RCF를 많이 사용했으나 대역제한 특성이 나쁘고 부동소수점 계수로 설계되는 단점이 있다. 본 논문에서는 혼합 선형계획법을 이용하여 고정소수점 파형 성형 필터를 설계하는 방법을 제시하구 정합 필터로 사용하기 위한 Root Squared 형태에 대해서도 소개한다. 몇 개의 설계 예제를 통하여 제안된 설계 방식이 기존의 RCF나 Root Squared RCF와 비교하여 동일한 성능에서 20%이상 간단히 설계가 가능함을 보이고 있다. 특히 급격한 대역제한이 요구되는 IS-95와 같은 무선 통신시스템에서 표준 필터보다 ISI가 75%이상 개선된 결과를 제시하고 있다.

• 한국정보통신학회논문지
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• 제22권1호
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• pp.1-8
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• 2018

최근 합성곱 신경망은 컴퓨터 비전에 관련된 여러 분야에서 높은 성능을 보여 주고 있으나 합성곱 신경망이 요구하는 많은 연산양은 임베디드 환경에 도입되는 것을 어렵게 하고 있다. 이를 해결하기 위해 ASIC이나 FPGA를 통한 합성곱 신경망의 구현에 많은 관심이 모이고 있고, 이러한 구현을 위해서는 효율적인 고정 소수점 표현이 필요하다. 고정 소수점 표현은 ASIC이나 FPGA에서의 구현에 적합하나 합성곱 신경망의 성능이 저하될 수 있는 문제가 있다. 이 논문에서는 합성곱 계층과 배치(batch) 정규화 계층에 대해 고정 소수점 표현을 분리해서, ResNet-50 합성곱 신경망의 합성곱 계층을 표현하기 위해 필요한 비트 수를 16비트에서 10비트로 줄일 수 있게 하였다. 연산이 집중되는 합성곱 계층이 더 간단하게 표현되므로 합성곱 신경망 구현이 전체적으로 더 효율적으로 될 것이다.

• 정보처리학회논문지B
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• 제13B권4호
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• pp.429-438
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• 2006

일반적으로 신경망은 비선형성 문제를 해결하기 위해서 소프트웨어로 많이 구현되었지만, 영상처리 및 패턴인식과 같은 실시간 처리가 요구되는 응용에서는 빠른 처리가 가능한 하드웨어로 구현되고 있다. 다양한 종류의 신경망 중에서 다층 신경망(MLP: multi-layer perceptron)의 하드웨어 설계는 빠른 처리속도와 적은 면적 그리고 구현의 용이성으로 고정소수점 연산을 많이 사용하였다. 하지만 고정소수점 연산을 사용하는 하드웨어 설계는 높은 정확도의 부동소수점 연산을 많이 사용하는 소프트웨어 MLP를 쉽게 적용할 수 없는 문제점을 가진다. 본 논문에서는 높은 정확도와 높은 유연성을 가지는 부동소수점 연산을 사용하면서도 은닉층 뉴런수를 주기(cycle)로 빠르게 수행하는 MLP의 완전 파이프라이닝(fully-pipelining) 설계방법을 제안한다. MLP는 주어진 문제에 의해서 자연스럽게 입력층과 출력층의 구조가 결정되지만, 은닉층 구조는 사용자에 의해서 결정된다. 그러므로 제안된 설계방법은 많은 반복수행이 요구되는 영상처리 및 패턴인식 등의 분야에서 은닉층 뉴런수를 최적화 하여 쉽게 성능 향상을 이룰 수 있다.

• 한국정보통신학회논문지
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• 제19권9호
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• pp.2153-2160
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• 2015

EGML (effective Gaussian mixture learning) 기반 이동 객체 검출 (moving object detection; MOD) 알고리듬의 하드웨어 구현을 위한 설계조건을 분석하였다. EGML 알고리듬을 OpenCV 소프트웨어로 구현하고 다양한 영상들에 대한 시뮬레이션을 통해 배경학습 시간과 이동 객체 검출에 영향을 미치는 파라미터 조건을 분석하였다. 또한, 고정소수점 시뮬레이션을 통해 파라미터들의 비트 길이가 이동 객체 검출 성능에 미치는 영향을 평가하고, 최적 하드웨어 설계 조건을 도출하였다. 본 논문의 파라미터 비트 길이를 적용한 고정소수점 이동 객체 검출 모델은 부동소수점 연산 대비 약 절반의 비트 길이를 사용하면서 MOD 성능의 차이는 0.5% 이하이다.

• 정보처리학회논문지A
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• 제16A권3호
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• pp.159-168
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• 2009

본 논문에서는 데스크탑과 같이 OpenGL 기능이 전용 하드웨어로 제공되는 환경을 대상으로, OpenGL ES 1.1 표준을 효율적으로 구현하는 방법을 제시한다. OpenGL ES는 기존의 OpenGL 표준을 바탕으로 하였지만, 고정소수점 연산, 이를 수용하는 버퍼 기능, 완전히 새로운 텍스처 처리 등의 도입으로, 임베디드 시스템에 특화된 3차원 그래픽스 라이브러리로 새롭게 제정되어, 구글 안드로이드, 애플 아이폰, 플레이스테이션3 등에서 공식 3차원 그래픽스 API로 채택되었다. 본 논문에서는 OpenGL ES의 특징적 자료형인 고정소수점 표현에 대한 산술 연산들을 개선하였고, 특히 고정소수점 자료형들을 부동소수점 형태로 변환하여 하위의 OpenGL API로 넘기는 과정에서 표준을 준수하면서도 효율적인 처리가 가능하도록 하였다. 새로 도입된 고정소수점 자료형을 허용하는 버퍼 기능에 대해서는 변환된 자료들을 별도의 메모리 공간에서 관리하는 방식으로 속도 향상에 중점을 두었으며, 요구 사항이 완전히 달라진 텍스처 처리 부분은 전체 기능을 별도의 소프트웨어로 완전히 새롭게 구현하였다. 최종 구현 결과인 OpenGL ES 라이브러리는 OpenGL ES 1.1 표준에 규정된 총 200여 함수를 제공하며, 표준인증 테스트를 완전히 통과하여 1.1 표준을 완벽히 만족시켰음을 보였다. 수행 속도 면에서는 OpenGL ES에 특화된 응용 프로그램들에 대한 처리 속도 측정에서 기존의 구현 사례들에 비해 최대 33.147배의 속도 향상을 가져왔으며, 동일한 범주의 구현 사례들 중에서 가장 빠른 구현 결과이다.

• 정보처리학회논문지B
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• 제16B권2호
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• pp.151-156
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• 2009

본 연구에서는 GMM 기반의 음성/음악 판별 방법을 응용하여 FM 라디오 방송에서 순수한 음악 구간만을 판별하는 시스템을 구현하였다. 본 시스템에서는 음성, 음악, 광고 음악, 기타 여러 가지 사운드가 혼합되어 있는 오디오 방송 프로그램에서 순수한 음악만을 판별하여 자동으로 저장하고자 한다. 음악의 시작 부분과 끝 부분을 보다 정교하게 검출하고자 순수한 음악으로 판별된 구간의 시작 부분과 끝 부분에 대해 후처리 과정을 추가하였다. PC 환경에서 FM 라디오 방송을 이용하여 구현된 시스템을 실시간으로 테스트한 결과 우수한 성능을 보임을 확인하였다. 또한 SoC 구현을 고려하여 고정소수점 연산을 수행한 결과 3MIPS 이하의 적은 연산량으로 부동소수점 연산일 때와 동일한 결과를 얻을수 있었다.

• 한국음향학회지
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• 제23권5호
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• pp.420-427
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• 2004

본 논문에서는 선형예측 잔여신호에 대한 하모닉 벡터 여기 코딩과 시간 대역 분리 혼합 코딩을 결합한 4kbps EHSX (Enhanced Harmonic Stochastic Excitation) 음성부호화기 실시간 구현한 내용을 기술한다. 유성음 구간에서는 하모닉 여기 코딩에 무성음 구간에 대해서는 분석-합성 구조의 벡터 여기 코딩을 사용하였으며, 유/무성음이 혼재하는 전이구간에서는 시간 분리 전이 코딩을 사용하였다. 이 음성부호화기 구현을 위해 부동소수점과 고정소수점을 모두 지원하는 DSP인 TMS320C6701을 사용하였고, 연산량을 줄이기 위해 IFFT를 사용한 저 복잡도 정현파 합성법을 사용하여 알고리즘의 최적화를 이루었으며, 복잡도의 문제가 되는 부분을 고정소수점으로 변환한 후 파이프라인을 적용한 핸드 어셈블리 코딩을 하여 구현에서의 최적화를 이루었다. 또한, 메모리의 효율성을 극대화하기 위해 캐쉬 메모리 할당과 데이터를 내부 메모리에 할당하였고 수학 연산의 최적화를 위해 FastRTS67x 라이브러리를 사용하였다. 개발 환경은 DSP EVM 보드를 사용하였으며 음성 신호의 입·출력 확인으로 동작 및 기능을 검증하여 실시간 구현하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 Ⅳ
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• pp.2132-2135
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• 2003

본 논문에서는 고정소수점 DSP로 구현한 실시간 MP3 오디오 부호화기에 사용되는 초월함수용 하드웨어 가속기 구조를 제안한다. 구현된 하드웨어 가속기는 MP3 부호화 성능을 저하시키는 초월함수 연산오차에 강인하도록 설계되었다. 제안된 가속기의 연산오차는 Q1.23 고정소수점 출력에서 2비트, 즉 2/sup -21/ 까지의 연산오차를 가진다. LAME 부호화기[5]심리음향 모델의 SMR 오차는 테이블 보간법[4]을 사용할 경우에 비해 4dB이상 향상되었으며, 연산량은 총 4 MIPS 감소하였다. 제안한 하드웨어 가속기는 Verilog HDL로 기술되었으며, SYNOPSYS에서 0.18㎛ CMOS 표준 셀 라이브러리 공정으로 합성되었다. 합성 면적은 7514 게이트이며 초월함수 연산에 대한 동작속도는 3 사이클이다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2001년도 하계학술대회 논문집 D
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• pp.2513-2515
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• 2001

본 논문에서는 유한비트 근사화를 통하여 고정소수점 연산을 이용하여 DCT구현시 발생하는 오차 영향에 대한 해석을 수행하였다. 고정소수점 연산을 위해서는 유한 비트 근사화를 실시하여야 하는데 이 과정에서 수치 표현범위의 제약으로 인한 오차가 발생하게 되고, 특히 순환 연산구조를 가지는 DCT등의 알고리즘 구현시 급격한 성능의 감소를 가져오게 된다. 본 논문에서는 순환 연산식을 유한비트 근사화를 통하여 구현시 발생되는 에러에 대한 분석을 수행하고, 해석식을 도출하였다.

• 한국통신학회논문지
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• 제30권4C호
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• pp.191-199
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• 2005

최근 무선 이동통신에서 상대적으로 늘어난 다중 접속자들에 대해 대역폭을 효율적으로 사용하면서도 보다 빠른 데이터 전송률을 지원하기 위해 제안된 시공간 turbo 부호에 대한 연구가 많이 이루어지고 있다. 본 논문에서는 시공간 turbo 부호의 복호 시 요구되는 계산량을 줄이기 위해 사전 정보를 근사화하여 이 정보를 고정 소수점 연산 시 간단하게 구현할 수 있는 복호 알고리즘을 제안하였다. 또한 시공간 turbo 부호의 복호 알고리즘을 고정 소수점 연산을 이용하여 구현하였을 때 성능을 해석하였고 Log-MAP 알고리즘의 성능에 근사하는 효율적인 고정 소수점 구현 방법을 제안하였다. 이 방법을 Log-MAP 알고리즘에 적용하여 성능을 분석하였고 기존의 Log-MAP의 결과에 거의 근접한 성능을 보임을 확인하였다.