• Proceedings of the IEEK Conference
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• 2003.07a
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• pp.141-144
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• 2003

인터넷 사용자의 증가와 데이터 전송양이 폭발적으로 증가하면서, 네트워크에도 고속화 및 다기능화가 요구되고 있다. 또한, IPv4의 주소 부족 문제를 해결하기 위해 IPv6의 표준화가 진행 중인데, IPv4와 IPv6는 서로 다른 주소 체계를 사용하므로 상호 연동하기 위한 방안이 제공되어야 한다. 본 논문에서는 IPv4-IPv6 간 연동을 위한 메커니즘인 변환 방식과 터널링 방식에 모두 이용되고, 데이터의 고속 처리를 위해 프로토콜 듀얼 스택 중 3계층과 4계층을 하드웨어로 설계하였다. 특히, 3계층은 IP 기반의 고속 네트워크를 위해 듀얼 스택으로 구현함으로써 IPv4, IPv6 패킷을 단일 노드에서 처리할 수 있는 장점을 지닌다. 본 논문에서 제안한 네트워크 프로세서는 Verilog HDL을 이용하여 설계하였으며, 실제 네트워크 상의 패킷 정보를 볼 수 있는 Ethereal 프로그램을 이용하여 구한 테스트 벡터로 시뮬레이션 및 검증을 하였다.

• Proceedings of the Korean Institute of Surface Engineering Conference
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• 2009.05a
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• pp.194-195
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• 2009

본 연구에서는 고속전단 강도에 표면 처리의 변화가 미치는 영향에 대해 연구하고자 하였다. 표면 처리를 ENIG, ENEPIG, OSP로 하여 고속전단시험을 수행하였다. 고속전단 결과 SAC105의 전단 강도 값은 ENIG가 가장 작았고, ENEPIG가 가장 높았다. SAC305의 전단 강도 값은 ENIG가 가장 작았고, OSP와 ENEPIG는 비슷한 값을 나타냈다.

• Proceedings of the Korea Information Processing Society Conference
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• 2006.11a
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• pp.417-420
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• 2006

스트림 데이터는 고속으로 생성되고 용량이 방대하여 저장하기 힘들며 데이터가 흘러가는 가운데 분석해야 하므로 기존 데이터 분석 방식을 그대로 사용하기는 어렵다. 본 연구에서는 스트림 데이터 분석 연산중의 하나인 다차원 집계 연산을 고속으로 처리하는 방법을 제안한다. 기존 연구들과 마찬가지로 스트림 데이터를 시간 차원 기준으로 윈도우 단위로 나누고, 각 윈도우마다 독립적인 집계 연산을 하도록 하였으며, 생성하고자 하는 집계 테이블들은 스트림 데이터가 입력되기 전에 미리 결정된다고 가정하였다. 정렬되지 않은 스트림 데이터를 고속으로 집계하기 위해 본 연구에서는 배열과 AVL 트리 구조를 혼합하여 사용하였다. 이 방법은 생성할 집계 테이블들 선택이 자유롭고, 집계 테이블들 전체가 메모리에 상주할 수 없을 정도로 큰 경우도 집계 연산을 실행할 수 있다는 장점을 갖는다. 제안한 방법의 효율성은 실험을 통해 입증하였다.

• Korea Information Processing Society Review
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• v.11 no.6
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• pp.123-127
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• 2004

• The Transactions of the Korea Information Processing Society
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• v.1 no.1
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• pp.99-104
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• 1994

This paper proposes the method to process many pattern data 2-dimensionally at high speed in designing the physical of LSI. And this study shows that the switching network,which transmits pattern data between memory and processing elements at high speed on bidirection,has been designed using the barrel shifter and simulated with VHDL design system.

• Proceedings of the KIEE Conference
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• 2000.07d
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• pp.2551-2553
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• 2000

고속 신호처리 및 실시간 제어 분야에 적합한 제어성능을 발휘하기 위해서는 신호처리전용 마이크로프로세서인 DSP(Digital Signal Processor)를 이용한 제어용 보드가 널리 활용되고 있다. 본 연구를 통하여 전기도금용 전원장치의 고성능화를 위하여 DSP제어용 보드를 개발하였으며, 전체구성은 고속 신호처리를 위한 메인 마이크로프로세서로서 경제성과 응용범위가 넓은 TMS320C32 DSP CHIP, Wait없는 프로그램 및 데이터 처리를 위한 고속 SRAM, 외부 디지털 입출력을 위한 인터페이스 회로, 아나로그 입출력 회로 및 PC 혹은 다른 마이크로컴퓨터와의 통신을 위한 직렬 통신 회로 등으로 구성하였다. 개발된 DSP 보드는 시제품 제작을 완료하여 그 성능 및 신뢰성을 검증하였으며, 전기도금장치의 고성능 제어처리를 위하여 채용하여 상품화 개발을 완료하였다.

• The Bulletin of The Korean Astronomical Society
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• v.38 no.1
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• pp.73.1-73.1
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• 2013

전파자료처리를 위한 전파분광기는 전파망원경으로 얻어진 우주전파자료를 최종 처리하는 장비이다. 현재, 전파관측에서는 우주의 미세구조를 밝혀내기 위해 관측자료의 대량화와 고속화가 진행되고 있는데, 이러한 초고속 대용량 자료를 처리하기 위해서 FPGA나 ASIC 등으로 구성된 하드웨어 기반의 전파분광기를 주로 사용하고 있다. 그러나, 하드웨어 기반의 전파분광기는 개발에 시일이 많이 소요되고 고가이며 수정 변경이 쉽지 않다. 한편, 관측자료는 더 대량화되고 고속처리가 필요한 추세로 가고 있다. 이러한 한계를 극복할 수 있는 방법 중 하나가 고속 계산 플랫폼을 기반으로 구현되는 소프트웨어 전파분광기이다. 미국, EU, 일본 등은 이러한 전파분광기 개발을 이미 진행하고 있다. 특히, THz 대역에서 관측시스템 개발을 이제 막 시작하는 우리나라로서는 경쟁력을 갖추려면 외국의 기술의존성을 탈피하고 첨단의 초고속 관측자료처리 기술을 확보해야 한다. 이를 위해 국내의 우수한 IT기술을 전파관측기술에 활용하여 단계적으로 기술을 발전시킬 필요가 있다. 본 연구는 고속 계산 플랫폼을 기반으로 구현되는 소프트웨어 광대역 전파분광기의 기술개발에 관한 것으로 전파관측에 적용할 수 있는 x-엔진 개발과 기술 결합에 중점을 두고자 한다. 이에 소프트웨어 광대역 전파분광기의 기본 설계 및 향후 계획을 소개한다.

• Proceedings of the Korea Information Processing Society Conference
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• 2018.05a
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• pp.19-21
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• 2018

컴퓨팅 시스템의 고속화와 더불어 시스템, 서버의 내외부에서 다양한 미디엄에 기반 한 고속 신호 연결의 필요성이 증대되고 있다. Gbps 급 이상의 전송속도를 요하는 시스템 네트워크, 서버 시스템 버스 등의 활용에 있어서, 구리선 기반의 고속 케이블 미디엄이 널리 사용되고 있으며, 이들 케이블 미디엄의 속도는 점차 향상하고 있는 추세이다. 본 논문에서는, Gbps급의 고속 시스템 버스에 대한 케이블 미디엄 기반의 신호 송수신 실험을 통하여, 고속 신호전송에 사용 가능한 케이블 미디엄의 신호 특성 및 성능을 비교 분석 한다. Gbps급 전송의 실험을 위하여 차동 신호 당 10 Gbps급 이상의 전송속도를 가지는 microQSFP, Mini SAS HD, Passive Copper 케이블 미디엄을 사용하는 HW를 제작하여 실험하였다. 제작된 HD를 기반으로 8Gbps급 고속 신호의 병렬 전송 실험을 통하여 케이블 미디엄의 성능을 평가 하였다. 평가 결과, Passive Copper 케이블을 포함하여 모든 케이블 미디엄이 8Gbps 이상의 고속 전송에 적합함을 확인하였다.

• Proceedings of the Korean Information Science Society Conference
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• 2002.04a
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• pp.862-864
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• 2002

정보 보안을 위한 암호화 처리는 각종 컴퓨터 시스템이나 통신시스템에서 부가적으로 수행되기 때문에암호화 속도가 느린 경우에는 시스템의 속도 지연을 유발시키게 된다. 따라서 고속의 컴퓨터 연산이나 고속통신에 있어서 이에 맞는 고속의 암호화는 필수적으로 해결되어야 할 과제인데, 이것은 암호화 및 복호화를 하드웨어로 처리함으로서 가능하다. 본 연구에서는 차세대 표준 암호화 알고리즘인 AES-128의 암호화와 복호화를 단일 ASIC칩에 구현하고, 인터페이스 핀의 수와 내부 모듈간의 버스 폭에 따른 칩의 효율성을 평가하였다. 이 연구에서 VHDL 설계 및 시뮬레이션은 Altera 사의 MaxPlus 29.64를 이용하였으며, ASIC 칩은 Altera 사의 FLEXIOK 계열의 칩을 사용하였다.

• Proceedings of the Korea Information Processing Society Conference
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• 2003.11b
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• pp.987-990
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• 2003

인터넷 회선이 빨라짐에 따라 고속라우터에 대한 요구가 증가하고 있다. 본 논문에서는 고속 라우팅의 핵심인 포워딩 룩업의 고속화를 위하여 비트맵을 이용한 기존의 룩업 알고리즘의 문제점을 실행-구동 시뮬레이션을 통하여 정확히 진단한 후, 카운티드 테이블을 추가하고, 룩업과정에서 사용되는 트랜스퍼 테이블의 중복된 라우팅 정보를 제거함과 아울러 주소 검색범위를 다원화함으로써 성능을 획기적으로 향상시킨 알고리즘을 소개한다. 이 방법은 기존 알고리즘의 룩업시간을 최소 46%, 최대 18%로 단축시키며, 카운티드 테이블을 간단한 하드웨어로 구현한다면 보다 향상된 성능을 기대찬 수 있을 것이다.