• Proceedings of the Korean Information Science Society Conference
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• 1998.10a
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• pp.44-47
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• 1998

나눗셈 알고리즘은 다른 덧셈이나 곱셈 알고리즘과 비교하여 복잡하고, 수행빈도수 적다는 이류로 그 동안 고속 나눗셈의 하드웨어 연구는 활발하지 않았다. 그러나 멀티미디어의 발전으로 고속 나눗셈의 필요성 및 전체적인 수행 시간 향상을 위해 고속 나눗셈 연산기의 중요성은 더욱 부각되고 있다. 그러나 칩의 크기는 제작 단가와 깊은 관련이 있기 때문에 고속 나눗셈 연산기를 칩으로 제작할 때 요구되는 성능과 비용을 만족하기 위한 적절한 분석이 필요하다. 본 논문은 자릿수 순환(Digt Recurrence) 알고리즘에서 속도가 빠른 높은 자릿수 이용(Very-High Radix) 알고리즘을 기반으로 최적화된 자릿수 (Radix) 범위를 제시하였다. 그리고 변환요소 (Scaling Factor)를 전처리(Pre-processing)하여 연산의 주기를 감소하고, 크기의 문제를 해결하기 위해서 상수표 대신 제어(Control)방법으로 값을 구하는 방법을 설계하였다.

• Journal of the Korean Institute of Telematics and Electronics B
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• v.33B no.1
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• pp.25-37
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• 1996

To process computer graphics in real time, the high-speed operations(multiplier and adder) are needed to increase the speed of graphic process. RNS(Residue Number System) is integer number system that has the parallel and high-speed operation. Also, it is able to design both high-speed multiplier and adder, since a cyclic group has an isomorphic relation between multiplication and addition in RNS. So in this paper, DRNS(Double Residue Number System) is proposed, it is used for the multiplier and the adder, which are designed using a circulative code for the high-speed graphic processor in RNS. The designed multiplier would operate with the speed of 87Mzz two TTL using 74s09 and 74s32.

• Proceedings of the Korean Information Science Society Conference
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• 2000.04a
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• pp.21-23
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• 2000

고속 회로 합성에 있어서, Wallace 트리 스타일은 연산을 위한 가장 효율적인 수행방식의 하나로 인식되어 졌다. 그러나, 이러한 방법은 빠른 곱셈기의 수행이나 여러 가지 연산수행에 있어, 입력 시그널을 고려하지 않은 일반적인 구조로 수행되어졌다. 본 논문은 연산기에 있어서 이러한 제한점을 극복하는 문제를 다룬다. 우리는 캐리-세이브 방법을 덧셈, 뺄셈, 곱셈이 혼합되어 일T는 일반적인 연산 회로에 적용한다. 그 결과 효율적인 회로를 생성하며, 시그널들이 임의의 도달시간에 대해 회로의 도달시간을 최적화 한다. 또한, 우리는 최적 지연시간의 캐리-세이브 가산회로를 생성하는 효율적인 알고리즘을 제안하였다. 우리는 이러한 최적화 방법을 여러 고속 디지털 필터에 적용시켜 보았고 이는 기존의 비트 단위가 아닌 캐리-세이브 수행방법보다 5%에서 30%사이의 수행시간 향상을 가져왔다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2001.10a
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• pp.592-595
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• 2001

원거리에서 무접촉 거리 계측(ranging)은 군용 장비나 건설, 항해, 자동화 등에 매우 중요하다. 계측방식은 active와 passive 방식으로 구분되는데, active방식은 laser나 microwave, 초음파 등의 time of flight를 이용하거나 레이저 조사(illumination)에 대한 카메라 영상을 해석하는 등의 다양한 방식이 있으나 장치가 복잡하고, passive 방식은 stereo camera의 양안 영상을 이용하거나 focus 특성을 이용하는 방식 등이 있으나 대부분 연산 시간이 많이 요구된다. 본 연구에서는 수동식 스테레오 카메라에서 양안시차를 추출하여 triangulation으로 목표점(target point)의 거리를 측정하는 것을 기본 방식으로 하여, 기존 거리 산출 방식에서 연산 시간이 많이 소요되는 연산 과정을 효율적이고 고속으로 수행할 수 있도록 새로운 방식을 제안하였다. 즉, 목표점에서의 양안 edge 영상을 구하며, 이 영상의 accumulation profile을 correlation하여, 거리 연산의 핵심 요소인 양안 시차를 고속으로 추출하는 알고리즘을 제안하였다. 또한, 제안 방식의 효율성을 실험 결과를 통하여 보였다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.17 no.5
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• pp.1203-1212
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• 2013

In this paper, an intra prediction hardware architecture is proposed to reduce computational complexity of intra prediction in HEVC decoder. The architecture uses shared operation units and common operation units and adopts a fast smoothing decision algorithm and a fast algorithm to generate coefficients of a filter. The shared operation unit shares adders processing common equations to remove the computational redundancy. The unit computes an average value in DC mode for reducing the number of execution cycles in DC mode. In order to reduce operation units, the common operation unit uses one operation unit generating predicted pixels and filtered pixels in all prediction modes. In order to reduce processing time and operators, the decision algorithm uses only bit-comparators and the fast algorithm uses LUT instead of multiplication operators. The proposed architecture using four shared operation units and eight common operation units which can reduce execution cycles of intra prediction. The architecture is synthesized using TSMC 0.13um CMOS technology. The gate count and the maximum operating frequency are 40.5k and 164MHz, respectively. As the result of measuring the performance of the proposed architecture using the extracted data from HM 7.1, the execution cycle of the architecture is about 93.7% less than the previous design.

• Journal of Korea Multimedia Society
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• v.4 no.5
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• pp.406-413
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• 2001

Ordinary high-speed block matching algorithms have a disadvantage that they need to get MAD (Mean Absolute Distance) as many as the number of search points due to comparing the MAD between the current frame's search block and the reference frame's search block. To solve such disadvantage of high-speed block matching algorithm, the proposed high-speed DS algorithm employs a MMAD calculation method using a specific characteristic that neighboring pixels have almost same values. In this thesis, we can get rid of unnecessary MAD calculation between the search point block by the new calculation method which uses the previously calculated MAD as the current search point and by breaking from the established MAD calculation method which calculates the MAD of a new search point by each search stage. Comparing with the established high-speed block matching algorithm, this new calculation's estimated movement error was shown as similar, and th total calculation amount decreased by $2FN^2Ep$.

• Proceedings of the Korea Institutes of Information Security and Cryptology Conference
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• 1997.11a
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• pp.214-220
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• 1997

DES 암호 알고리즘은 정보의 기밀성 서비스와 무결성 서비스 실현을 위해 널리 사용되고 있다. DES를 하드웨어로 실현이 곤란한 분야에서는 소프트웨어로 구현하여 사용되고 있으나 처리 속도의 문제로 인해 사용하지 못하는 경우도 존재한다. 본 논문에서는 소프트웨어의 처리 속도 문제를 해결하기 위해 DES 암호 알고리즘의 치환 연산과 대치 연산을 병렬로 처리하는 방법을 제시하여 고속으로 정보를 실시간으로 보호하고자 하는 분야에 적용할 수 있도록 하였다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.18 no.12
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• pp.1928-1934
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• 1993

This paper presents a fast algorithm of integer discrete cosine transform(IDCT) allowing VLSI implementation by integer arithmetic. The proposed fast algorithm has been developed using Chen`s matrix decomposition in DCT, and requires less number of arithmetic operations compared to the IDCT. In the presented algorithm, the number of addition number is the same as the one of Chen`s algorithm if DCT, and the number of multiplication if the same as that in DCT at N=8 but drastically decreasing when N is above 8. In addition, the drawbacks of DCT such as performance degradation at the finite length arithmetic could be overcome by the IDCT.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.10 no.7
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• pp.1188-1195
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• 2006

This paper presents an efficient design method of 2-D state-space digital filter based on an improved branch-and -bound algorithm. The resultant 2-D state-space digital filters whose coefficients are represented as the sum of two power-of-two terms, are attractive for high-speed operation and simple implementation. The feasibility of the proposed method is demonstrated by several experiments. The results show that the approximation error and group delay characteristic of the resultant filters are similar to those of the digital filters which designed in the continuous coefficient space.

• Proceedings of the IEEK Conference
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• 2001.09a
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• pp.873-876
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• 2001

본 논문에서는 고속 데이터 전송을 위한 OFDM (Orthogonal Frequency Division Multiplex) 시스템용 고속 FFT 프로세서를 제안한다. 적은 하드웨어 크기를 만족하기 위해 단일 메모리 구조를 채택하였으며 고속 연산을 위해 Radix-4 알고리즘과 메모리 뱅크 구조를 사용하였다. 또한, 버터 플라이 출력이 입력 데이터의 위치에 저장되는 In-place 메모리 구조를 갖는다. 설계한 프로세서는 VHDL로 모델링하여 삼성 0.5㎛ SOG 공정으로 합성하였으며 메모리를 제외한 전체 게이트 수가 98,326개를 보였다. 동작속도는 42MHz로 256-포인트 연산이 6㎲에 처리 가능한 구조이다.