• 정보보호학회논문지
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• 제8권4호
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• pp.3-20
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• 1998

해쉬 함수는 임의의 길이를 갖는 메세지를 규정된 길이의 값으로 압축하는 알고리듬으로 메시지 정보의 무결정 , 사용자 인증, 바이러스 침투 예방에 응용될 수 있는 핵심 보안 알고리듬이다. 또한 안전한 해쉬 함수는 일방향성, 충돌회피성, 고속 동작성 등의 특성을 지녀야 한다. 본 노눈에서는 응용에 따라 128, 160, 192, 224, 256 비트 길이로 출력을 생성하고 암호학적으로 강력한 안전성을 지닌 해쉬 알고리듬(HAVES: Hash Algorithm with Variable IEngth Speed)을 제안한다. 이 해쉬 알고리듬은 메시지 블록을 1024비트 단뒤로 처리하고 연산의 효과적인 배열을 통해 비교적 빠른 속도로 동작한다. 제안하는 해쉬 알고리듬은 0-1 균형성(Balancedness), 높은 비선형성(Nonlinearity), 구조적인 선형 비등가성 (Linearly Inequivalent), 상호 출력 무상관성(Mutually Output Uncorrelated), SAC(Strict Avalanche Criterion)를 모두 만족함으로서 효율성과 안전성을 도모한다. 더불어 안전성이 요구되는 실용적인 응용에 맞게 출력 길이를 가변적으로 선택할 수 있도록 했다.

• 전기전자학회논문지
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• 제13권1호
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• pp.1-10
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• 2009

최근 블라인드 적응등화기의 주요 알고리듬 중에 하나인 CMA (Constant Modulus Algorithm) 의 주파수 영역의 고속 알고리듬들이 소개되고 있다 [1,2]. 이중에서 [1] 에서는 입력신호를 블록 단위로 처리하는 비용함수를 사용하고, 보다 최근에 제시된 [2] 에서는 매 입력신호마다 목적함수를 최소한 하는 새로운 알고리듬이 소개되고 있다. 모두다 기존의 알고리듬의 계산량을 줄일 수 있으나, 수렴성에서는 기존의 CMA와 차이가 보여질 것으로 판단된다. 따라서, 본 논문에서는 이러한 주파수 영역 CMA 의 오차평면과 목적함수에 대한 해석적 분석을 통하여, 최근에 제안된 블라인드 등화 알고리듬 [2]가 [1] 보다 국소 최소 값에 빠질 확률이 적어서 수렴성이 개선됨을 보인다. 모의실험결과 이전의 고속 알고리듬 보다 50% 이상의 수렴성 개선결과를 보인다. 또한, 동일조건하에 최신 고속 알고리듬이 기존의 CMA 와 동일한 수렴특성을 나타내는 것을 보인다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 제14회 신호처리 합동 학술대회 논문집
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• pp.363-366
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• 2001

본 논문에서는 보다 효율적이고 정확한 움직임 벡터를 추정하기 위하여 계층적 평활화 방법(hierachical regularization technique)을 이용한 움직임 추정 알고리듬을 제안한다. 계층적 평활화 기법을 이용하여 움직임 벡터들의 신뢰도를 증가시켰고, 주위 벡터와의 평활화를 통해 움직임 벡터들의 비트량을 감소시켰다. 또한 적은 후보 벡터를 이용하여 움직임 벡터를 예측하는 고속 움직임 추정 알고리듬을 적용하여 평활화 과정의 추가로 인해 생기는 많은 연산량을 감소시켰다.

• 전자공학회논문지A
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• 제31A권6호
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• pp.169-176
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• 1994

본 논문에서는 조합회로에 있어서 고장 시뮬레이션의 고속화를 위한 효율적인 병렬 평가 알고리듬을 제안한다. 제안한 알고리듬은 고장소자의 평가 및 전파에 있어서 병렬법, 연역법 그리고 동시법의 장점을 이용하고 있기 때문에 시뮬레이션의 고속화를 실현할 수 있을 뿐만 아니라 다치(multi-valued) 신호를 쉽게 취급할 수 있다. 또한, 동일한 신호선에서 발생하는 액티브(active)고장을 동일한 고장 그룹으로 할당하므로써 병렬연산의 효율을 증가시키기 위한 고장의 그룹화(fault grouping) 방법을 제안한다. 제안한 알고리듬은 C언어로 구현하였으며, ISCAS '85 Benchmark 회로에 대한 실험 결과 종래의 동시법과 비교하여 약 2.6배에서 8.2배 정도의 고속화가 실현되었다.

• 한국정보보호학회:학술대회논문집
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• 한국정보보호학회 1996년도 종합학술발표회논문집
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• pp.151-159
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• 1996

본 논문에서는 right-to-left 형태의 멱승 연산에 적합한 고속 모듈라 감소 알고리듬을 제안하고 이를 여러 멱승 방식에 적용했을 경우의 계산 속도 및 메모리 사용효율을 기존의 방식들과 비교하였다. 분석 결과, 기존의 방식보다 고속으로 멱승을 수행할 수 있고 m-ary 방식이나 window 방식에서는 사용 메모리를 줄일 수 있다.

• 한국통신학회논문지
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• 제26권11A호
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• pp.1889-1896
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• 2001

본 논문에서는 보다 효율적이고 정확한 움직임 벡터를 추정하기 위하여 계층적 평활화 방법(hierachical regularization technique)을 이용한 움직임 추정 알고리듬을 제안한다. 계층적 평활화 기법을 이용하여 움직임 벡터들의 신뢰도를 증가시켰고, 주위 벡터와의 평활화를 통해 움직임 벡터들의 비트량을 감소시켰다. 또한 적은 후보 벡터를 이용하여 움직임 벡터를 예측하는 고속 움직임 추정 알고리듬을 적용하여 평활화 과정의 추가로 인해 생기는 많은 연산량을 감소시켰다. 실험 결과 제안한 계층적 평활화 방법을 이용한 고속 움직인 추정 알고리듬은 전방향 탐색(full search) 알고리듬과 비교하여 비슷한 영상 화질에서 많은 연산량 감소를 얻을 수 있었으며 잘못된 벡터의 추정 및 확산을 줄일 수 있음을 확인하였다.

• 방송공학회논문지
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• 제15권3호
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• pp.355-361
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• 2010

영상 압축은 멀티미디어 전송에 있어 핵심적인 기술이다. 동영상 압축 기술 중 움직임 예측부는 전체 동영상 압축 부호화에서 가장 복잡한 부분으로, 멀티미디어의 실시간 전송을 위하여 고속 알고리듬이 필요한 부분이다. 본 논문은 기존의 고속 움직임 예측 알고리듬의 하나인 이진 블록 정합 움직임 예측 알고리듬을 개선하여 더욱 정확한 움직임 벡터를 찾는 방법을 제안한다. 제안하는 알고리듬은 웨이블릿 변환 후 고주파 대역의 정보값을 이용해 움직임 벡터를 찾음으로써 기존의 알고리듬을 개선한다. 제안하는 알고리듬은 기존의 알고리듬의 화질을 향상시킨다.

• 한국정보보호학회:학술대회논문집
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• 한국정보보호학회 1996년도 종합학술발표회논문집
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• pp.160-164
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• 1996

Montgomery 알고리듬은 모듈라 연산을 고속으로 수행하는 방법이다. 그러나 이는 연산할 수를 n-residue로 변환하는 전처리 단계가 필요하다. 이러한 residue 변환에 필요한 오버헤드로 인해 한번의 곱셈에는 비효율적이다. 본 논문에서는 Montgomery 알고리듬을 사용하여 한번의 곱셈을 효율적으로 수행하는 방법을 제안한다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2011년도 추계학술발표대회
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• pp.925-927
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• 2011

본 논문에서는 확장 이진 최대공약수 알고리듬 (Extended Binary GCD algorithm)을 기본으로 GF($2^m$) 상에서 유한체 나눗셈 연산을 위한 고속 알고리듬을 제안하고, 제안한 알고리듬을 기본으로 한 나눗셈 연산기의 FPGA 설계 구현에 관하여 기술한다. 제안한 알고리듬은 Verilog HDL 로 기술하였고, Xilinx FPGA virtex4-xc4vlx15 디바이스를 타겟으로 하였다.

• 정보처리학회논문지C
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• 제17C권2호
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• pp.145-152
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• 2010

본 논문에서는 표준기저(standard basis) 표기법을 이용하여 GF($2^{163}$) 상에서개선된 나눗셈 알고리듬을 제안하고, 제안한 알고리듬을 기반으로 한 반복 하드웨어 구조(iterative hardware structure)를 갖는 고속 나눗셈기를 설계한다. 제안한알고리듬은 이진 확장 GCD 알고리듬을 기본으로 하고 있으며, 모듈러감소 (modular reduction)를 위한 모든 산술연산은 기존의 방법과 달리 하나의 while루프 내에서 수행된다. 제안된 알고리듬을 기본으로 하여 설계된 나눗셈기는 모듈러 연산을 위한 각 모듈이 하나의 클럭에 의해서제어되므로 계산 속도가 매우 빠르다. 여기에서 사용하는 감소 다항식(reduction polynomial)은 SEC2 (Standards for Efficient Cryptography) 에서 권장하는 $f(x)=x^{163}+x^7+x^6+x^3+1$이며, 차수(degree) m은 163을 사용한다. 제안한 알고리듬은 Verilog HDL(Hardware Description Language)을 사용하여 FPGA로 구현되었으며, Xilinx-VirtexII XC2V8000 FPGA 상에서 85MHz로 동작함을 확인하였다. 또한, 구현 결과 및 성능 평가를 통하여 제안한 알고리듬의 종래의 두 알고리듬보다 성능이크게 개선됨을 보인다.