• Proceedings of the Optical Society of Korea Conference
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• 2001.02a
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• pp.74-75
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• 2001

현재의 통신망에서는 clock recovery, regeneration 등을 전기적으로 처리하고 있으나 처리속도의 한계가 있고, 미래의 초고속 네트웍은 이러한 전기적 신호처리의 속도한계를 극복하는 기술이 필요하다. 그러므로, 고속의 광교환과 광신호처리 등 광신호를 전기적으로 바꾸거나 제어하지 않고 전광으로 처리하는 기술에 대한 연구가 진행되고 있으며 이러한 전광신호 처리에 고속의 전광 논리소자가 요구된다. 초기의 전광 논리소자 연구에서는 AND, OR, NOR, XOR 등의 기본 논리 기능이 주로 구현되었으며 이를 활용하여 Shift Register, Binary counter, 전광 반가산기, 직/병렬 데이터 변환기와 같은 복합기능 논리소자의 구현 연구가 이루어지고 있다. (중략)

• Proceedings of the Korean Information Science Society Conference
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• 2003.04a
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• pp.284-286
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• 2003

VPN을 고속화하기 위한 패킷처리 가속기롤 설계.구현하고 그 성능을 평가하였다. 본 논문에서 구현된 패킷처리 가속기는 IPIP처리, 암/복호 처리, HASH 처리, 무결성 검사 등의 IPsec 패킷처리 기능을 내장하고 있다. 기능 및 성능 시험을 통하여 최대 1Gbps이상의 속도로 패킷을 처리할 수 있다는 결과를 얻었다.

• Proceedings of the Korean Information Science Society Conference
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• 2003.04d
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• pp.340-342
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• 2003

인터넷의 급격한 성장으로 요구되는 고속의 데이터 처리 능력과 시장의 급격한 변화에 빠르게 대응하기 위하여 기존의 범용 프로세서를 사용한 방법과 주문형 반도체를 이용한 네트워크 라우터/스위치 시스템의 단점을 보완하고, 두 방식의 장점만을 취합한 네트워크 프로세서가 개발되었다. 네트워크 프로세서는 네트워크 관련 기능에 특화된 구조를 채택하면서 프로그램이 가능하여 고속의 데이터 처리와 동시에 다양한 응용 프로그램의 개발을 가능하게 한다. 본 논문에서는 인텔사의 IXP1200 네트워크 프로세서를 이용하여 IPv4 라우터를 구현하여 네트워크 프로세서가 가지는 특징을 평가해 본다.

• Proceedings of the Korea Information Processing Society Conference
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• 2012.11a
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• pp.3-5
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• 2012

현대의 레이더는 복잡성 증가 및 다기능으로의 변화가 불가피하며 이에 따라 보다 정교하고 실시간성이 보장되는 구성품의 제어가 필요하여 고속의 실시간 통제기가 필수적으로 사용되어야 한다. 고속의 실시간 통제기를 구현하기 위해서는 신뢰성이 높은 실시간 운영체제를 기반으로 개발하여야 하며 오류가 없는 통제 소프트웨어의 구현이 필요하다.

• Journal of the Korea Institute of Information Security & Cryptology
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• v.8 no.2
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• pp.37-46
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• 1998

본 논문에서는 스트림 암호 구현 시 하드웨어 설계가 용이한 고속 자기 상관기와 이를 이용한 개선된 키 수열 동기 방식을 제안하였다. 제안 방식은 키 수열 동기시 잡음이 무선 채널에서도 동기를 유지할 수 있는 고속, 고신뢰도 초기 키 수열 동기 방식이며, 기존 방식보다 복잡도를 크게 줄 여서 하드웨어 구현이 용이하도록 하였다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.27 no.11C
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• pp.1171-1177
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• 2002

In this paper, we proposed a high speed IP(Internet Protocol) packet forwarding engine of ATM(Asynchronous Transfer Mode) based label edge routers for POS(Packet over SONET) interface. The forwarding engine uses TCAM(Ternary Content Addressable Memory) for high performance lookup processing of the packet received from POS interface. We have accomplished high speed IP packet forwarding in hardware by implementing the functions of high speed IP header Processing and lookup control into FPGA(Field Programmable Gate Array). The proposed forwarding engine has the functions of label edge routers as the lookup controller supports MPLS(Multiprotocol Label Switching) packet processing functionality.

• Proceedings of the Korean Vacuum Society Conference
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• 2011.02a
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• pp.152-152
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• 2011

Silicon 기반의 환경에서 연구 및 제조되는 전자소자는 반도체의 기술이 발전함에 따라 chip 선폭의 크기가 30 nm에서 20 nm, 그리고 그 이하의 크기로 점점 더 작아지는 요구에 직면하고 있다. 탄소나노 구조와 나노와이어 기술이 Silicon을 대신할 다음세대 기술로 주목받고 있다. 많은 연구결과들 중에서 III-V CMOS가 가장 빠른 접근 방법이라 예상한다. III-V족 물질을 이용하면 electron 보다 수십 배 이상의 이동도를 얻을 수 있으나 p-type의 구조를 구현하는 것이 해결해야 할 문제이다. p-type 3-5 족 화합물을 이용하여 에너지 밴드 갭의 변화를 가능하게 한다면 hole의 이동도를 크게 향상시킬 수 있어 silicon 기반의 p-type 소자보다 2~3배 더 빠른 소자의 구현이 가능하다. 3-5족 화합물 반도체의 성장 기술이 많이 진보되어 이를 이용하여 고속 소자를 구현한다면 시기적으로 더욱 빨리 다가올 것이라 예측한다. 에너지 밴드갭의 변화와 격자 부정합을 고려하여 SI InP 기판에 GaSb 물질을 채널로 사용한 p-type 2-dimensional hole gas (2DHG) 소자를 구현하였다. 관찰된 소자 구조의 박막 상태의 특징을 보이며 10 um ${\times}$ 10 um AFM 측정결과 1 nm 이하의 표면 거칠기를 가지며 상온에서의 hole 이동도는 약 650 cm2/Vs이고 sheet carrier density는 $5{\times}1012$ /cm2의 결과를 확인하였다. 실험결과 InP 기판위에 채널로 사용된 GaSb 박막을 올리는데 있어 가장 중요한 것은 Phosphorus, Arsenic, 그리고 Antimony 물질의 양과 이들의 변화시간의 조절이다. 본 발표에서 Semi-insulating InP 기판위에 electron이 아닌 hole을 반송자로 이용한 차세대 고속 전자소자를 구현하고자 하여 MBE (Molecular Beam Epitaxy)로 p-type 소자를 구현하여 실험하였다. 아울러 더욱 빠른 소자의 구현을 위하여 세계의 유수 그룹들의 연구 결과들과 앞으로 예상되는 고속 소자에 대해서 비교와 함께 많은 기술에 대해 논의하고자 한다.

• Proceedings of the KIEE Conference
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• 2003.11c
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• pp.971-974
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• 2003

본 논문은 DC Motor의 속도 제어를 위해서는 속도를 결정해주는 PWM 출력과 Motor의 속도를 측정할 수 있는 고속카운터가 필요하며 설정한 값과 실제 출력되는 값을 동일하게 만들어주는 제어부분을 구현하여야 하며 시스템을 구성하기 위한 주변 I/O도 구성되어야 한다. 기존 마이크로프로세서로 구현을 하게 되면 PWM 출력과 제어 알고리즘에 대한 연산 및 주변 I/O에 대한 구현이 용이하겠지만 DC Motor의 Encoder에서 나오는 신호를 카운터하기에는 부족한 측면이 많으며 마이크로프로세서의 연산처리 과정에 따라 제어 알고리즘 연산에 소비되는 시간도 FPGA로 구현한 시스템보단 상대적으로 여유가 없다. 본 논문에서는 FPGA만을 이용하여 PWM, HSC, PID, 주변 I/O등을 하나의 Chip에 System On Chip화함으로 실제 시스템에 적용할 때 제어시스템의 소형화와 제어대상을 고속의 정확성있는 제어시스템을 연구 하였다.

• Proceedings of the Korea Information Processing Society Conference
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• 2015.10a
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• pp.701-704
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• 2015

해시함수는 사회 전반에 걸쳐 무결성 및 인증을 제공하기 위하여서 사용하는 함수로써 암호학적으로 중요한 함수이다. 본 논문에서는 2014년 국가보안기술 연구소에서 개발한 해시함수 LSH를 하드웨어적인 구현이 아닌 소프트웨어적인 구현을 수행하였고 또한 Intel CPU 상에서 동작하는 SIMD 기법인 SSE를 이용하여 LSH 알고리즘의 최적화 구현을 수행한다. 고속해시함수 LSH 알고리즘에서 사용하는 주 연산은 ARX(Addition Rotation, Xor)연산으로 SIMD를 적용하기에 용이한 구조로 되어 있다. 본 논문에서는 기존 32 비트 단위의 연산을 수행하는 LSH 알고리즘을 SIMD를 이용하여 128비트 단위의 연산을 수행 하도록 개발하였다. 그 결과 Intel Xeon CPU에서 SIMED를 적용한 결과 적용하지 않은 LSH 알고리즘보다 최대 2.79배의 성능의 향상을 확인 할 수 있다.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2010.11a
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• pp.34-35
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• 2010

본 논문은 깊이영상(depth-map image)으로 만든 3차원 객체를 가지고, 디지털 홀로그램을 고속으로 생성하는 기법을 제안한다. 디지털 홀로그램을 생성하는 과정은 여러개의 독립적 처리로 병렬화 할 수 있는 구조이기 때문에 GPU에서 병렬처리함으로써 고속화 할 수 있다. 병렬처리를 이용한 고속화의 효율을 높이기 위해 최근 NVIDIA사에서 발표한 CUDA를 이용하였다. 디지털 홀로그램의 고속 재생을 위한 중간과정에서 GPU상의 고속 메모리의 사용을 극대화하고, 알고리즘 구현을 최적화함으로써 고속화 효율을 높일 수 있었다. 결과적으로 본 논문에서는 기존 CPU에서의 처리속도에 비해 약 64배 정도 속도를 개선할 수 있었다.