• Journal of Korean Society for Quality Management
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• v.33 no.3
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• pp.71-90
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• 2005

New high-speed rail service, the Korea Train Express(KTX), has been beginning service in Korea. We measured the service quality of the Korea Train Express and comparatively analyzed the service quality of domestic flight and express buses which are means of long distance transportation. Furthermore, by using the Kano model, the perception level of the service of customers is not only segmented in groups but also switching barriers are derived. As a result, the customers by group have a difference in the level of their perception. While in both high-speed bullet train service and flights dimensions significantly affect the customer satisfaction and retention excluding a responsiveness dimension, in the Train Express four dimensions(Reliability, Responsiveness, Assurance, Tangibles) with the exception of Empathy which significantly affect the customer satisfaction and retention.

• Journal of the Korean Institute of Telematics and Electronics B
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• v.31B no.11
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• pp.45-52
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• 1994

In recent days low cost, high performance microprocessors have led to construction of medium scale shared memory multiprocessor systems with shared bus. Such multiprocessor systems are heavily influenced by the structures of memory systems and memory systems become more important factor in design space as microprocessors are getting faster. Even though local cache memories are very common for such systems, the latency on access to the shared memory limits throughput and scalability. There have been many researches on the memory structure for multiprocessor systems. In this paper, an asynchronous memory architecture is proposed to utilize the bandwith of system bus effectively as well as to provide flexibility of implementation. The effect of the proposed architecture if shown by simulation. We choose, as our model of the shared bus is HiPi+Bus which is designed by ETRI to meet the requirements of the High-Speed Midrange Computer System. The simulation is done by using Verilog hardware decription language. With this simulation, it is explored that the proposed asynchronous memory architecture keeps the utilization of system bus low enough to provide better throughput and scalibility. The implementation trade-offs are also described in this paper. The asynchronous memory is implemented and tested under the prototype testing environment by using test program. This intensive test has validated the operation of the proposed architecture.

• Journal of the Korean Society for Railway
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• v.14 no.4
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• pp.383-389
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• 2011

Until now, in planning and constructing KTX and the Express Way, the connectivity and transfer between these facilities have not been considered. In this study the effect of mode choice behavior by connecting KTX and the Express Way is analyzed through estimating Multinomial Logit Model and Binary Logit Model. The SP and RP surveys to develop these models were carried out and the data were selected from the passengers using the KTX station, Express Bus Terminals and Rest Areas in the Express Way. To test the effect of connectivity and transfer in the field, the case study for Dongtan KTX station was carried out. According to the results, connecting the KTX station and the Express Way has the effect of increasing the demand by 30%. And this is caused by saving about 120 minutes of traveling time from Seoul to Pusan. This study shows that the connectivity and transfer can increase the efficiency of transportation system and the improvement in the mobility and accessibility will maximize the usages of these two facilities.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.18 no.1
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• pp.57-68
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• 1993

In this paper, we describe a multiprocessor system using the HiPi bus with pended protocol and multiple cache memories, and evalute the performance of the multiprocessor system in terms of processor utilization for various cache coherence protocols. The HiPi bus is delveloped as the shared bus of TICOM II which is a main computer system to establish a nation-wide computing network in ETRI. The HiPi bus has high data transfer rate, but it doesn't allow cache-to-cache transfer. In order to evaluate the effect of cache-to-cache transfer upon the performance of system and to choose a best-performed protocol for HiPi bus, we simulate as follows: First, we analyze the performance of multiprocessor system with HiPi bus in terms of processor utilizatIOn through simulation. Each of cache coherence protocol is described by state transition diagram, and then the probability of each state is calculated by Markov steady state. The calculated probability of each state is used as input parameters of simulation, and modeling and simulation are implemented and performed by using SLAM II graphic symbols and language. Second, we propose the HiPi bus which supports cache-to-cache transfer, and analyze the performance of multiprocessor system with proposed HiPi bus in terms of processor utilization through simulation. Considered cache coherence protocols for the simulation are Write-through, Write-once, Berkely, Synapse, Illinois, Firefly, and Dragon.

• Proceedings of the KIEE Conference
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• 2011.07a
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• pp.766-767
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• 2011

전력 IT 추세에 따라 IED(Intelligent Electronic Device)에서 다양한 기능이 요구되고 있으며, 따라서 이를 구현하기 위한 시스템도 복잡화되어 가고 있다. 또한 IED 내부에서에서 처리하여야 하는 데이터양이 대폭 증가하고 있으며 고속의 처리 속도를 요구하고 있기 때문에 산업용 시스템 버스의 도입 필요성이 제기되고 있다. 산업용 시스템 버스는 오랜 적용기간을 통해 그 신뢰성을 검증받았으며, 호환성이 뛰어나 H/W 플랫폼으로서의 가치가 있다. IED의 경우와 같이 다수 개의 CPU가 요구되는 시스템에서 CPU간 H/W적인 데이터 인터페이스 방식을 어떻게 선정하는지는 매우 중요하며 본 논문에서는 CompactPCI 기반의 최신 기술인 CompactPCI Plus IO와 Serial 기술에 대하여 살펴보고, IED에서 사용되는 기존의 메모리 공유방식이나 저속 시리얼 방식 대신 상기 CompactPCI 기반의 기술을 적용하는 방안에 대하여 검토해 보기로 한다.

• Proceedings of the Korean Information Science Society Conference
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• 1998.10a
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• pp.54-56
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• 1998

IEEE 1394는 디지털 가전기기와 전문 영상장비등의 디지털 데이터 전송을 일차적 목표로 하여 제시된 버스표준이다. 디지털 데이터를 고속으로 전송할 수 있으며 확장연결 가능한 구조와 통신 계층간 연결구성이 가능한 특징을 지닌다.IEEE 1394 표준은 컴퓨터뿐만 아니라 하드 디스크, 디지털 오디오와 비디오 장비들에 폭 넓게 채택되고 있다. 동시성(isochronous)인 특지을 가지고 있기에 시간 엄수(time critical)성 멀티미디어자료 연결에 융용하다. 1394용 호스트 어댑터는 adaptec사의 AHA-8920, AHA-8940등과 TI의 TSBKPCI PCILynx 와 TSBKPCITST PCILynx 등이 현재 제품화 되어 있다. 본 논문은 이들 호스트 어댑터에서 개발자들에게 제공하는 1394관련 API들과 그 구조, 그리고 윈도우 차기 버전들에서 제공하는 API와 구조들에 대한 비교를 제시하였다.

• Proceedings of the IEEK Conference
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• 2001.09a
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• pp.821-824
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• 2001

본 논문에서는 TMS320C6701 을 이용하여 방대한 양의 데이터를 실시간으로 처리할 수 있는 병렬 DSP 시스템을 설계 및 구현한 것에 대하여 나타내었다. 이 병렬 DSP 시스템은 DSP 칩간의 통신과 보드간의 통신이 가능하며, DSP칩이 마스터가 되어 EMIF(External Memory Interface)포트를 통해 다른 DSP 칩의 지역메모리를 엑세스 할 수 있으며, 또한 외부의 호스트 프로세서가 보드 내의 DSP 칩에 프로그램을 다운로딩 할 수 있도록 설계하였다. DSP 칩에 의해 처리된 신호는 PCI 버스를 통하여 호스트로 전송되며, DSP 칩에서 DSP 칩 또는 지역메모리와의 통신은 지역버스를 통해 직접적으로 이루어진다. 병렬 DSP 시스템을 통하여 고속의 병렬신호처리를 수행 할 수 있다.

• Proceedings of the IEEK Conference
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• 2000.09a
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• pp.501-504
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• 2000

근본적으로 방대한 양의 실시간 연산을 요구하는 영상 신호처리, 소나, 레이다와 같은 시스템에서는 시스템의 성능을 최대화하기 위해 병렬 신호처리 시스템의 사용이 불가피하다. 본 논문은 방대한 양의 데이터를 실시간으로 처리할수 있는 병렬 신호처리보드를 설계 및 구현하였다. 이 보드는 DSP칩간의 통신과 보드간의 통신이 가능하며, DSP칩이 마스터가 되어 EMIF(External Memory Interface Port)포트를 통해 다른 DSP칩의 지역메모리를 액세스 할수 있다. 또한 외부의 호스트 프로세서가 보드 내의 DSP칩에 프로그램을 다운로딩 할수 있다. 보드간의 통신은 PCI 버스를 통하여 이루어지며, DSP칩간의 통신과 DSP칩과 그의 지역메모리와의 통신은 지역버스를 통해 직접적으로 이루어진다. 보드에서 가장 핵심인 DSP-to-PCI제어기는 하드웨어 언어인 VHDL로 설계하였으며, 시뮬레이션 환경은 Synopsys ＆ ALTERA MaxplusⅡ를 사용하여 검증하였으며, 최종적으로 CPLD(Complex Programable Logic Device)칩을 사용하여 구현하였다.

• The Journal of Korean Institute of Electromagnetic Engineering and Science
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• v.14 no.3
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• pp.226-232
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• 2003

In this paper, design rule of power island is studied. Power island have a defect that increase transfer noise when each power bus structure is resonant. So, in this paper, resonances are suppressed for various noise source positions and in order to improve noise characteristics, it is suggested EGI in order to improve noise characteristic. At the simulation result, the least resonance is showed for various noise source position and transfer impedance with power bus resonance is reduced about 11 $\Omega$ by EGI.

• Proceedings of the Korea Information Processing Society Conference
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• 2005.05a
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• pp.1733-1736
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• 2005

본 논문에서는 기존의 설계 방법의 문제점을 해결하기 위한 설계 방법인 플랫폼 기반 설계에서 사용할 수 있는 DSP 기반 플랫폼을 구현하였다. 구현된 DSP 기반 플랫폼을 AMBA AHB 버스를 바탕으로한 듀얼프로세서 플랫폼과 crossbar switch 구조의 버스 구조를 가지고 4개의 프로세서를 연결한 멀티프로세서 플랫폼으로 확장하여 검증함으로서 이질적인 환경에서 동작함을 나타내었다. 멀티프로세서 플랫폼에서는 DVB-T baseband 수신기를 HW/SW 분할 구현하고 성능 평가를 수행하였다. DSP 기반 플랫폼은 유연성, 확장성, 고속의 연산의 특징을 가진다.