• The Journal of Korean Institute of Communications and Information Sciences
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• v.17 no.2
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• pp.153-158
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• 1992

We propose, in this paper, a new thinning algorithm and demonstrate Its effectiveness with some concrete experimental results. This new thinning process can solve the problems of disconnectivity and end point reduction explored in one-Pass algorithm Furthermore, this algorithm is proven effective particularly In high speed operation. A processor for this algorithm that is capable of hand-ling Input Image width(between 25 and 4t) bits ) and also operates on pipelining, is implemented and tested. Flexibility and high speed operation of this thinning processor should find excellent applicability in various areas.

• ETRI Journal
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• v.8 no.4
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• pp.28-38
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• 1986

교환기, 컴퓨터 등 고속으로 동작하는 통신 시스팀에 쓰이는 반도체 소자를 제조하기 위한 고속 바이폴라 기술에 대해서 논하고자 한다. 고속으로 동작하는 집적회로를 얻기 위해서는 바이폴라 형태의 소자가 주로 이용되고 있으며, PSA구조에 의한 바이폴라 소자는 미래의 정보화시대에 크게 각광을 받을것으로 주목되고 있다. 그 중에서도 특히 비활성 베이스 영역의 크기를 축소시킨 형태의 PSA바이폴라 소자는 초고속 특성을 나타내므로 많은 관심의 대상이 되고 있다.

• Proceedings of the KIEE Conference
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• 2005.07a
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• pp.27-29
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• 2005

자가디젤발전기를 운전하고 있는 산업체 전력계통에서 전력공급의 신뢰성을 높이기 위해 전력치사와의 연계선 분리에 따른 수급 불균형과 전력회사 계통 동요로 인한 계통 불안정 상태에 대처하기 위한 부하차단 및 계통분리 안정화 시스템을 고속동작이 보장되는 PLC로 구축하여 현장에 적용한 연구 사례이다.

• Proceedings of the KIPE Conference
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• 2014.11a
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• pp.127-128
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• 2014

고속 제어 처리 시스템의 신뢰성 확보를 위한 방법으로 시스템을 이중화로 구성한다. 이중화란 동일한 부품이나 장비로 구성하여 정상 동작 도중 오류가 발생하여도 다른 정상 부품 또는 장비로 하여금 정상 동작을 유지하도록 하는 것이다. 다양한 이중화 시스템의 구성 방안과 구조와 특징을 통해 시스템에 맞는 이중화 방안을 제안한다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.26 no.5A
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• pp.879-888
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• 2001

본 논문에서는 무선 LAN의 MAC 계층 프로토콜을 고속으로 처리하는 MAC 기능 칩을 개발하였다. 개발된 MAC 칩은 CPU와의 인터페이스를 위한 제어 레지스터들과 인터럽트 체계를 가지고 있으며, 프레임 단위로 송수신 데이터를 처리한다. 또한 PFDM 방식 물리계층 모뎀을 위한 직렬전송 인터페이스를 가지고 있다. 개발된 MAC 칩은 크게 프로토콜제어기능 블록, 송신기능 블록 및 수신기능 블록 등으로 구성되었으며, IEEE 802.11 규격에 제시된 대부분의 DCF 기능을 지원한다. 구현된 MAC 칩의 동작을 검증하기 위해 RTS-CTS 절차 기능, IFS(Inter Frame Space) 기능, 액세스 절차, 백오프 절차, 재전송 기능, 분할된(fragmented) 프레임 송수신 기능, 중복수신 프레임 검출 기능, 가상 캐리어 검출기능(NAV 기능), 수신에러 발생 경우 처리 기능, Broadcast 프레임 송수신 기능, Beacon 프레임 송수신 기능, 송수신 FIFO 동작 기능 등을 시뮬레이션을 통해 시험하였으며, 시험 결과 모두 정상적으로 동작함을 확인하였다. 본 논문을 통해 개발된 MAC 기능 칩을 이용할 경우 고속 무선 LAN 시스템의 CPU 부하(load)와 펌웨어의 크기를 크게 줄일 수 있을 것으로 기대된다.

• Annual Conference of KIPS
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• 2000.10b
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• pp.1099-1102
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• 2000

입출력버퍼형 스위치를 위한 간단한 셀 스케줄링 알고리즘을 제시한다. 스위치는 고속동작 및 성능 향상을 위해 이중 스위칭 플랜을 갖고 있다. 제안한 알고리즘은 각각의 스위칭 플랜에서 독립적으로 수행되며 전송요청 (request), 전송허가(grant). 전송확정 (accept)의 3 단계 동작으로 이루어져 있다. 또한 각 3 단계동작을 한 셀시간에 한 번씩만 수행하여 단위 셀시간이 작은 고속 스위칭에 적합하다. 모의실험 결과 제안한 알고리즘의 성능이 Bernoulli 트래픽 입력에 대해 출력버퍼형 스위치의 성능과 거의 동일하였다.

• Proceedings of the Korea Society for Simulation Conference
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• 1997.04a
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• pp.75-80
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• 1997

본 연구에서는 대용량의 데이터를 고속으로 입출력할 수 있는 데이터 저장 시스템 이 가져야할 요구사항을 분석하고, 그것을 만족하는 시스템을 설계하였다. 본 논문에서는 우선 고속 대용량, 랜덤 억세스의 조건을 만족시키기 위해 여러 대의 하드 디스크를 병렬로 연결하여 입력되는 데이터들을 나누어 저장하도록 하였다. 그러나 하드 디스크의 성능은 디 스크 아암의 탐색동작에 의해 크게 영향을 받으므로 실시간 요구 조건을 만족시키기 위해선 단순히 디스크의 수를 늘이는 것 외에 디스크 아암의 탐색 동작을 효율적으로 제어할 수 있 는 방법이 필요하다. 그래서 본 논문에서 설계된 시스템에서는 시스템을 MCU(Master Control Unit), DDU(Data Distribution Unit), SCU(Slave Control Unit), DSU(Data Storage Unit)의 4부분으로 나누고, 각 디스크의 디스크 아암 탐색 동작을 독립된 SCU에서 제어하 도록 하였다. 설계된 내용이 주어진 요구사항들을 만족하는 것을 확인하기 위해, 본 논문에 서는 이산사건 시스템을 기술하는 수학적인 언어인 DEVS 형식론을 이용하여 제안된 시스 템을 기술하고 시뮬레이션하였다. 그리고 시뮬레이션되는 과정에서 생산되는 사건들의 궤적 을 분석하였다. 분석결과 제안된 시스템은 앞에서 제시한 여러 요구사항들을 잘 수용함을 보았다.

• Proceedings of the KIEE Conference
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• 2005.07b
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• pp.996-998
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• 2005

전기철도나 지하철 분야에 사용되고 있는 고속 DC 차단기의 조작부는 solenoid actuator 방식이나 motor charging 방식을 주로 채택하고 있으나 구조가 복잡하고 부품수가 많아 부피가 크다는 단점이 있다. 이에 반해 magnetic actuator 방식은 동작시간과 제어가 용이하고 부품수가 감소하여 신뢰성과 반복성이 뛰어나다. 본 논문에서는 고속 DC 차단기 조작부를 영구자석 엑추에이터(PMA)방식으로 적용하고자 영구자석(PM)의 개략적 설계 및 이를 이용한 PMA 설계를 하였고, 유한요소 해석을 통해 이들의 동작특성을 해석하였다.

• Journal of IKEEE
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• v.20 no.3
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• pp.285-290
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• 2016

Inter-symbol interference (ISI) due to channel bandwidth limitation constrains the maximum data rate in high speed I/O. Decision feedback equalizer (DFE) is known as the most popular technique for removing ISI. To ensure fast data transmission, not only removing ISI but also raising maximum operating frequency of the circuit itself by relaxing feedback delay margin is important. For single-ended signaling, DFE should cancel out both ISI and high frequency noises. Low-power operation is as important as fast operation because required DFE elements increase as the data rate goes up. This paper surveys recent techniques for fast DFE by removing ISI and high frequency noises, and low power DFE and discusses about their merits and limitations.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.39 no.12
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• pp.1055-1061
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• 2002

Conventional TSPC D flip-flop has the advantages of high speed, simple clock distribution, and no racing because of the single phase clocking strategy and its simple structure. But, it suffers from glitch, clock slope sensitivity and unbalanced propagation delay problems. Therefore, a new dynamic D flip-flop, which improves these disadvantages, is proposed. The main idea of this paper is DS(Discharge Suppression) scheme, which suppresses unnecessary discharge. As a result, the proposed structure is free from glitch problem and it improves maximum clock slope immunity from 0.25ns to Ins. Also, it uses only 8 transistors and it Is demonstrated that high speed operation is feasible by balancing propagation delay time.