• The Journal of Korean Institute of Communications and Information Sciences
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• v.24 no.12A
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• pp.2008-2014
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• 1999

IDDQ testing is an effective testing method to detect various physical defects occurred in CMOS circuits. In this paper, we consider intra-gate shorts within circuit under test and implement IDDQ test pattern generator to find test patterns which detect considered defects. In order to generate test patterns, gate test vectors which detect all intra-gate shorts have to be found by type of gates. Random test sets of 10,000 patterns are applied to circuit under test. If an applied pattern generates a required test vector of any gate, the pattern is saved as an available test pattern. When applied patterns generate all test vectors of all gats or 10,000 patterns are applied to circuit under test, procedure of test pattern generation is terminated. Experimental results for ISCAS'85 bench mark circuits show that its efficiency is more enhanced than that obtained by previously proposed methods.

• Journal of IKEEE
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• v.3 no.1 s.4
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• pp.118-125
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• 1999

A capacitance method to extract the metallurgical channel length of LDD MOSFET's, which is defined by the length between the metallurgical junction of substrate and source/drain under the gate, is presented. The gate capacitances of the finger type and plate type LDD MOSFET gate test patterns with same total gate area are measured. The gate bias of each pattern is changed, and the capacitances are measured with source, drain, and substrate bias grounded. The differences between two test pattern's capacitance data are plotted. The metallurgical channel length is extracted from the peak data at a maximum point using a simple formula. The numerical simulation using two-dimensional device simulator is performed to verify the proposed method.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.14 no.8
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• pp.1792-1798
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• 2010

Home Gateway is always on for continuous services of home networks. Ubiquitous home networks are extended. so power consumption of home gateways increases by geometric progression. Our algorithm is for home gateway to sleep, listen or wakeup according to network traffic adaptively, as well as to keep always-on service. To do this, it traces the accumulated average of previous sleep periods. In addition to this basic algorithm, we make the profiles for user's living pattern per the day to reflect network usages in detail and adaptively. As the simulation results by comparing with overall accumulated average and per-day accumulated average, in case of the overall accumulated average, the difference the estimation and real value is distributed from 0.43% to 4%. In contrast of this, in case of the per-day accumulated average is distributed from 0.06% to 2%. From this results, we know the profiling of per-day usage pattern can help reduce the difference of the real sleep period and the estimated sleep period.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2004.05b
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• pp.627-629
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• 2004

본 연구는 자기정렬 방법을 기존의 방식과 다르게 적용하여 수소화 된 비정질 실리콘 박막 트랜지스터의 제조공정을 단순화하고, 박막 트랜지스터의 게이트와 소오스-드레인간의 기생용량을 줄인다. 본 연구의 수소화 된 비정질 실리콘 박막 트랜지스터는 Inverted Staggered 형태로 게이트 전극이 하부에 있다 실험 방법은 게이트전극, 절연층, 전도층, 에치스토퍼 및 포토레지스터층을 연속 증착한다. 스토퍼층을 게이트 전극의 패턴으로 남기고, 그 위에 n+a-Si:H 층 및 NPR(Negative Photo Resister)을 형성시킨다. 상부 게이트 전극과 반대의 패턴으로 NPR층을 패터닝하여 그것을 마스크로 상부 n+a-Si:H 층을 식각하고, 남아있는 NPR층을 제거한다. 그 위에 Cr층을 증착한 후 패터닝 하여 소오스-드레인 전극을 위한 Cr층을 형성시켜 박막 트랜지스터를 제조한다. 이렇게 제조하면 기존의 박막 트랜지스터에 비하여 특성은 같고, 제조공정은 줄어들며, 또한 게이트와 소오스-드레인간의 기생용량이 줄어들어 동작속도를 개선시킬 수 있다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2007.06a
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• pp.507-509
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• 2007

본 연구는 기존의 방식으로 만든 비정질 실리콘 박막 트랜지스터의 제조공정에서 발생되는 결함에 대한 원인을 분석하고 해결함으로써 수율을 증대시키고 신뢰성을 개선하고자한다. 본 연구의 수소화 된 비정질 실리콘 박막 트랜지스터는 Inverted Staggered 형태로 게이트 전극이 하부에 있다. 실험 방법은 게이트전극, 절연층, 전도층, 에치스토퍼 및 포토레지스터층을 연속 증착한다. 스토퍼층을 게이트 전극의 패턴으로 남기고, 그 위에 $n^+a-Si:H$ 층 및 NPR(Negative Photo Resister)을 형성시킨다. 상부 게이트 전극과 반대의 패턴으로 NPR층을 패터닝하여 그것을 마스크로 상부 $n^+a-Si:H$ 층을 식각하고, 남아있는 NPR층을 제거한다. 그 위에 Cr층을 증착한 후 패터닝하여 소오스-드레인 전극을 위한 Cr층을 형성시켜 박막 트랜지스터를 제조한다. 이렇게 제조한 박막 트랜지스터에서 생기는 문제는 주로 광식각공정시 PR의 잔존이나 세척 시 얇은 화학막이 표면에 남거나 생겨서 발생되며, 이는 소자를 파괴시키는 주된 원인이 된다. 그러므로 이를 개선하기 위하여 ashing 이나 세척공정을 보다 엄격하게 수행하였다. 이와 같이 공정에 보다 엄격한 기준의 세척과 여분의 처리공정을 가하여 수율을 확실히 개선 할 수 있었다.

• The Proceeding of the Korean Institute of Electromagnetic Engineering and Science
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• v.5 no.2
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• pp.20-28
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• 1994

Theoretical radiation patterns for the corrugated horn antenna are analyzed by vector integral method and quasi-optics. The formular of the radiated fields for the corrugated horn antenna can be obtained by the potentials derived the equivalent current sources from hybrid fields at horn aperture and also calculated by the expanded mode set of Gaussian - Laguerre based on the quasi - optics. From comparison of the radiation patterns between two methods for a corrugated horn antenna designed on 85-115 GHz frequency range, the results are coincided well at center frequency but have some errors at each side frequencies 85 and 115 GHz.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.19 no.3
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• pp.515-522
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• 1994

The radiation characteristics of the conical corrugated feed horn are analyzed by the Gaussian beam mode theory. the electric field over the aperture can be expanded in terms of a set of Gaussian-Laguerre modes. It is proved that these modes are the solutions of the wave epuations for the paraxial approximation. A method, using the sum of the mode expansion coefficients instead of calculation only the fundamental mode, is presented in order to reduce the radiation pattern error. For illustrative examples, the radiation patterns of the corrugated horn antenna operting over C, Ku, and mm-wave band are calculated. Our results agree well with the results obtained by the vector potential method over each band, and also agree well with the measured value at 6.175GHz.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2008.10a
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• pp.583-587
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• 2008

본 연구는 LCD 용 비정질 실리콘 박막 트랜지스터의 제조공정에서 가장 중요한 광 식각 공정을 중심으로 전체 공정을 개발하고, 공정의 안정성을 개선하여 소자의 신뢰성을 높이고자 한다. 본 연구의 수소화 된 비정질 실리콘 박막 트랜지스터는 Inverted Staggered 형태로 게이트 전극이 하부에 있다. 실험 방법은 게이트전극, 절연층, 전도층, 에치스토퍼 및 포토레지스터층을 연속 증착한다. 스토퍼층을 게이트 전극의 패턴으로 남기고, 그 위에 $n^+a-Si:H$ 층 및 NPR(Negative Photo Resister)을 형성시킨다. 상부 게이트 전극과 반대의 패턴으로 NPR층을 패터닝하여 그것을 마스크로 상부 $n^+a-Si:H$ 층을 식각하고, 남아있는 NPR층을 제거한다. 그 위에 Cr층을 증착한 후 패터닝하여 소오스-드레인 전극을 위한 Cr층을 형성시켜 박막 트랜지스터를 제조한다. 여기서 각 박막의 패터닝은 광 식각 공정으로 각 단위 박막의 특성에 맞는 광식각 공정이 필요하다. 제조한 박막 트랜지스터에서 가장 흔히 발생되는 문제는 주로 광식각공정시 발생하며, PR의 잔존이나 세척 시 얇은 화학막이 표면에 남거나 생겨서 발생되기도 하며, 이는 소자를 파괴시키는 주된 원인이 될 수 있다. 이와 같이 공정에 보다 엄격한 기준의 PR 패터닝, 박막의 식각 그리고 세척 등의 처리공정을 정밀하게 조절하여 소자의 특성을 확실히 개선 할 수 있었다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2008.10a
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• pp.575-578
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• 2008

본 연구는 LCD 용 비정질 실리콘 박막 트랜지스터의 제조공정중 가장 중요한 식각 공정에서 각 박막의 특성에 맞는 습식 및 건식식각공정을 개발하여 소자의 특성을 안정시키고자 한다. 본 연구의 수소화 된 비정질 실리콘 박막 트랜지스터는 Inverted Staggered 형태로 게이트 전극이 하부에 있다. 실험 방법은 게이트전극, 절연층, 전도층, 에치스토퍼 및 포토레지스터 층을 연속 증착한다. 스토퍼층을 게이트 전극의 패턴으로 남기고, 그 위에 $n^+$a-Si:H 층 및 NPR(Negative Photo Resister)을 형성시킨다. 상부 게이트 전극과 반대의 패턴으로 NPR층을 패터닝하여 그것을 마스크로 상부 $n^+$a-Si:H 층을 식각하고, 남아있는 NPR층을 제거한다. 그 위에 Cr층을 증착한 후 패터닝하여 소오스-드레인 전극을 위한 Cr층을 형성시켜 박막 트랜지스터를 제조한다. 여기서 각 박막의 패터닝은 식각 공정으로 각 단위 박막의 특성에 맞는 건식 및 습식식각 공정이 필요하다. 제조한 박막 트랜지스터에서 가장 흔히 발생되는 문제는 주로 식각 공정시 over 및 under etching 이며, 정확한 식각을 위하여 각 박막에 맞는 식각공정을 개발하여 소자의 최적 특성을 제공하고자한다. 이와 같이 공정에 보다 엄격한 기준의 건식 및 습식식각 공정 그리고 세척 등의 처리공정을 정밀하게 실시하여 소자의 특성을 확실히 개선 할 수 있었다.

• Proceedings of the Korean Vacuum Society Conference
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• 2014.02a
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• pp.271-271
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• 2014

본 연구에서는 최근 다양한 전자 소자로써의 연구가 진행되고 있는 그라핀을 SiO2/Si 기판 위에 전자빔 식각(Electron-Beam Lithography)을 이용하여 후면 게이트 전극 구조의 그라핀 채널을 갖는 삼단자 소자를 형성하고 가스 유입이 가능한 진공 Probe Measurement System을 이용하여 금속 전극과 그라핀 간의 접촉저항 (Rc) 및 길이가 다른 채널저항(Rch)를 구하고, 채널 길이, 가스 유량, 온도, 게이트 전압에 따른 I-V 변화를 측정함으로써, 후면 게이트 전극 구조의 그라핀 채널을 갖는 삼단자 소자의 가스 센서로서의 가능성을 연구하였다. 후면 게이트 전극 구조의 그라핀 채널을 갖는 삼단자 소자는 전자빔 식각(Electron-Beam Lithography)에 의해 패턴을 제작하고 Evaporator를 이용하여 전극을 증착 하였다. 소자의 소스 (Source)와 드레인 (Drain)은 TLM (Transfer Length Method)패턴을 이용하여 인접한 두 개의 전극간 범위를 변화시키는 형태로 제작함으로써 소스-드레인간 채널 길이가 다르게 하였다. 이 때 전극의 크기는 가로, 세로 각각 $20{\mu}m$, $40{\mu}m$이며 전극간 간격은 $20/30/40/50/60{\mu}m$로 서로 다르게 배열 하였다. 제작된 그라핀 소자는 진공 Probe Measurement System 내에서 게이트 전압(VG)를 변화시킴으로써 VG 변화에 따른 소자의 특성을 평가하였는데, mTorr 상태의 챔버 내로 O2 가스를 주입하여 그라핀의 Dangling bond 및 Defect site에 결합 된 가스로 인한 전기적 특성의 변화를 측정하고, 이 때 가스의 유량을 50 sccm에서 500 sccm 까지 변화시킴으로써 전기적 특성 변화를 측정하여 센서 소자의 민감도를 평가하였다. 또한, 서로 다르게 배열한 소스-드레인 간의 채널 길이로 인하여 채널과의 접촉 면적에 따른 센서 소자의 민감도 또한 평가할 수 있었다. 그리고 챔버 내 온도를 77 K에서 400 K까지 변화시킴으로써 온도에 따른 소자의 작동 범위를 확인하고 소자의 온도의존성을 평가하였다.