• 한국항행학회논문지
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• 제13권3호
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• pp.358-364
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• 2009

본 논문에서는 설계된 전력증폭기에서 가변 바이어스 기법을 이용하면 전력부가효율을 증가시킬 수 있다는 것을 보였다. 서로 다른 출력전력을 갖는 이중 모우드에서 높은 효율을 얻기 위하여 가변 바이어스 기법을 이용하고 바이어스 변화에 따른 영향을 시뮬레이션 하였다. 게이트 전압을 고정하고 드레인 바이어스를 시뮬레이션으로 최적값을 구하여 이를 변화하여 전력증폭기의 효율을 향상시킬 수 있었다. 또한 전력증폭기의 비선형 특성을 분석하고 디지털 사전왜곡 기법을 이용하여 이중 대역 증폭기의 송신기의 ACPR 특성을 최대 10dB 개선되었다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제40회 동계학술대회 초록집
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• pp.126-126
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• 2011

삼차원 구조의 낸드 플래시 메모리 소자는 기존 이차원 구조의 메모리 소자를 비례 축소할 때 발생하는 단채널 효과와 간섭효과를 최소화 하면서 집적도를 높일 수 있는 장점 때문에 많은 연구가 진행되고 있다. 그러나, 삼차원 구조의 낸드 플래시 메모리 소자는 공정 과정이 복잡하고 주변 회로 연결이 어려울 뿐만 아니라 금속 접촉에 필요한 면적이 넓은 단점을 가지고 있다. 이러한 문제점을 해결하기 위해 Vertical-Stacked-Array-Transistor (VSAT) 구조를 갖는 플래시 메모리 소자가 제안되었으나, VSAT 구조 역시 드레인 전류량이 적고 program과 erase 동작 시게이트 양쪽의 전하 트랩층에 전자와 정공을 비효율적으로 포획해야 하는 문제점을 가진다. 본 연구에서는 기존의 VSAT 구조의 문제점을 개선하면서 집적도를 증가한 삼차원 구조의 고집적낸드 플래시 메모리 소자를 제안하였다. 본 연구에서 제안한 플래시 메모리 소자의 구조는 기존 VSAT 구조에서 수직 방향의 두 string 사이에 존재하는 polysilicon을 제거하고 두 string 사이에 절연막을 증착하였다. 삼차원 시뮬레이션 툴인 Sentaurus를 사용하여 이 소자의 동작특성을 시뮬레이션 하였다. 소스와 드레인 사이의 유효 채널 길이가 감소하였기 때문에 기존의 VSAT 구조를 갖는 메모리 소자에 비해 turn-on 상태의 드레인 전류가 증가하였다. 제안한 플래시 메모리 소자의 subthreshold swing (SS)가 기존의 VSAT 구조를 갖는 메모리 소자의 SS 에 비해 낮아, 소자의 스위칭 특성이 향상하였다. 프로그램 전후의 문턱전압의 변화량이 기존의 VSAT 구조를 갖는 메모리 소자에 비해 크기 때문에 멀티 레벨 동작이 가능하다는 것을 확인하였다.

• 대한전자공학회논문지SD
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• 제41권10호
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• pp.17-22
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• 2004

본 논문에서는 진폭 변조와 펄스 폭 변조를 모두 사용하는 새로운 AMOLED 디스플레이 구동 방식을 개발하였다. 펄스 폭 변조를 위해서 다섯 개의 서브 프레임으로 화상 프레임을 나누었고 진폭 변조를 위해 TFT 게이트 전압에 의해 제어되는 3가지의 OLED 휘도(전류) 레벨을 사용하였다. 이 두 종류의 변조를 조합하여 35(=243) 계조를 얻었다. 그리고 DAC를 사용하지 않고 2개의 쉬프트 레지스터를 갖는 새로운 데이터 전극 구동 회로를 설계하였다. 회로 동작은 6㎛ 채널 길이 다결정 TFT의 전류-전압 특성에서 추출된 TFT 파라미터를 이용한 HSpice 시뮬레이션을 통하여 검증하였다. 시뮬레이션 결과로부터 320×240, 이중 스캔, 243 계조 AMOLED 디스플레이를 구현할 수 있음을 확인하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 춘계학술대회
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• pp.200-201
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• 2017

이 논문은 3D 순차적 CMOS 인버터 회로의 전기적 상호작용을 고려한 시뮬레이션을 제시하고자 한다. 상층 NMOS는 BSIM-IMG, 하층 PMOS에는 LETI-UTSOI 모델을 사용하여 전기적 상호작용이 잘 반영되는지 TCAD 데이터와 SPICE 데이터를 비교하였다. 트랜지스터 간의 높이가 작을 때 하층 게이트의 전압의 변화에 따라 상층 전류-전압 특성에 전기적 상호작용이 잘 반영되는 것을 확인하였다.

• 한국정보통신학회논문지
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• 제6권1호
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• pp.109-114
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• 2002

본 논문에서는 나노규모의 채널길이를 가지는 Si-기반 MOSFET의 문턱전압은 시뮬레이션하여 그 결과를 나타내었다. 180nm의 게이트 길이를 가지는 소자를 기본소자로 하여 정전압 스켈링과 평면 스켈링을 적용하여 소자를 축소하고 시뮬레이션 하였다. 이러한 MOSFET은 LDD(lightly doped drain)구조를 가지고 있으며, 이 구조는 드레인 영역에서의 전계의 크기와 단채널 효과를 줄여준다. 이 영역에서의 고전계현상은 축소에 기인한다. 이러한 소자들의 문턱전압을 조사하고 분석하였다. 이러한 분석은 IC의 응용한계 및 VLSI의 기본자료로 사용될 수 있을 것이다.

• 대한전자공학회논문지SD
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• 제44권12호
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• pp.31-36
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• 2007

본 논문은 100 nm BSIMSOI 3.2 기술을 사용한 부분 공핍형 SOI (Partially-Depleted SOI: PD-SOI) 회로들의 정확한 타이밍 분석을 위한 새로운 통계적 특징화 방법과 추정 방법을 제안한다. 제안된 타이밍 추정 방법은 Matlab, Hspice, 그리고 C 언어로 구현되고, ISCAS 85 벤치마크 회로들을 사용해서 검증된다. 실험 편과는 Monte Carlo 시뮬레이션과 비교해 5 % 내의 에러를 보여준다.

• 융합보안논문지
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• 제4권2호
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• pp.53-60
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• 2004

본 논문에서는 무선 인터넷 환경에서 CHAP 인증 기법을 이용한 로밍 서비스 지원 방법을 기술한다. 이를 위해 특별히 GPRS 망으로 이동한 이동 ISP 망 가입자가 자신의 홈 ISP 망을 접속하여 인증을 받기 위한 기법을 제시한다 또 이동 ISP 망 가입자의 단말에서 정의되어야 할 인증 메시지 구조와 GPRS 망 게이트웨이에서 구현될 메시지 구조를 제시한다. 아울러 GGSN과 ISP 망간의 인증 메시지 구조를 정의하며 이들 제안된 내용에 대해 시험 환경 구축을 통해 실제 시뮬레이션 결과를 보였다.

• 한국정보처리학회논문지
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• 제4권1호
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• pp.298-310
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• 1997

스캔 환경에 바탕을 둔 대부분의 경로 지연고장 시뮬레이터들은 개선된 스캔 플 립플롭을 사용하며 일반적인 논리 게이트를 대상으로만 동작한다. 본 연구에서는 새 로운 논리값을 사용한 새로운 경로 지연고장 시뮬레이션 알고리즘을 고안하여 이의 적용범위를 CMOS 소자를 포함하는 대규모 집적회로로 확장하였다. 제안된 알고리즘에 기초하여 표준 스캔 환경 하에서 동작하는 고속 지연고장 시뮬레이터를 개발하였다. 실험결과는 새 시뮬레이터가 효율적이며 정확함을 보여준다.

• 한국음향학회지
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• 제18권1호
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• pp.92-96
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• 1999

CMOS 기술이 발달됨으로써 고집적화에 따른 합선고장이 상대적으로 증가하고 있다. IDDQ 테스트는 기능테스트로 검출하기 어려운 합선고장을 효율적으로 검출하여 회로의 신뢰성을 향상시키는 기법이다. 본 논문에서는 테스트 대상 논리회로의 각 게이트 내부에서 발생 가능한 합선고장에 대한 시뮬레이션을 수행하기 위한 IDDQ 테스트용 고장 시뮬레이터를 개발하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2009년도 제40회 하계학술대회
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• pp.1017_1018
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• 2009

LLC 하프브리지 공진형 컨버터는 일반적으로 게이트 구동드라이버, 구형파 발생부, 공진회로 및 정류회로로 구성되어 있다. 구형 파발생기는 두 개의 스위치 소자가 각각 50%의 주기와 약간의 데드타임을 가지고 반복하여 동작함으로써 구형파 전압을 발생하며, 공진회로에 구형파 전압이 인가되어도 높은 차수의 고주파 전류를 필터링하여 기본적으로 정현파 전류만 흐르도록 한다. 본 연구에서는 LLC 컨버터를 이용하여 LED를 구동을 하였고 시뮬레이션 결과를 실제 실험을 통해서 비교하였다.