• The Journal of the Korea Contents Association
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• v.10 no.8
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• pp.73-83
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• 2010

This paper investigates protocol architecture of a Web-ZigBee gateway for interconnecting TCP/IP-based networks and ZigBee/IEEE802.15.4-based wireless sensor networks. The Web-ZigBee gateway delivers data between the TCP/IP network and the ZigBee network. Since those two networks have different communication protocols, a protocol translation mechanism is needed. Herein, we propose a method to deliver query messages from the Internet to the sensor network and receive data from sensors. The protocol translation is performed in the translation layer that is placed above the two application layers, i.e., the Internet application layer and ZigBee application layer. Among various interfaces, we use CGI programming to take care of translation functions efficiently. The CGI manages query information from a client on the Internet and data from the ZigBee sensor network. Whereas the TCP/IP enabled sensor network overlays two heterogeneous communication protocols, overlaying layers increase the complexity and cost of implementing the sensor network. On the contrary, the sensors in our gateway-based system are not only light (because each communication protocol works independently without overlaying), but also efficient because the translation layer mostly alleviates header overloading.

• Proceedings of the Korean Vacuum Society Conference
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• 2012.08a
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• pp.348-348
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• 2012

휴대용 저장매체에서부터 solid state disk와 같은 고속 시스템 저장 매체 까지 플래시 메모리의 활용도가 급속도로 커지고 있다. 이에 플래시 메모리에 대한 연구 또한 활발히 진행 되고 있다. 현재 다결정 실리콘을 전하 주입 층으로 사용하는 기존의 플래시 메모리는 20 nm 급 까지 비례 축소되어 활용되고 있다. 하지만 20 nm 이하 크기의 소자에서는 과도한 누설전류와 구동전압의 불안정, 큰 간섭현상으로 인한 성능저하와 같은 많은 문제점에 봉착해 있다. 이를 해결하기 위해 FinFET, Vertical 3-dimensional memory, MRAM (Magnetoresistive Random Access Memory), PRAM(Phase-change Memory)과 같은 차세대 메모리 소자에 대한 연구가 활발히 진행되고 있다. 본 연구에서는 차세대 메모리 구조로 주목 받고 있는 FinFET 구조를 가진 플래시 메모리에서 fin 의 채널영역의 도핑 농도 변화에 의한 20 nm 이하의 게이트 크기를 가지는 소자의 전기적 특성과 프로그램 특성을 3차원 시뮬레이션을 통해 계산하였다. 본 연구에서는 FinFET 구조를 가진 플래시 메모리의 채널이 형성되는 fin의 윗부분도핑농도의 변화에 의한 전기적 특성과 프로그램 특성을 계산하였다. 본 계산에 사용된 구조는 게이트의 크기, 핀의 두께와 높이는 18, 15 그리고 28 nm이다. 기판은 Boron으로 $1{\times}10^{18}cm^{-3}$ 농도로 도핑 하였으며, 소스와 드레인, 다결정 실리콘 게이트는 $1{\times}10^{20}cm^{-3}$ 농도로 Phosphorus로 도핑 하였다. 채널이 형성되는 fin의 윗부분의 도핑농도를 $1{\times}10^{18}cm^{-3}$ 에서 $1{\times}5^{19}cm^{-3}$ 까지 변화 시키면서 각 농도에 대한 프로그램 특성과 전기적 특성을 계산하였다. 전류-전압 곡선과 전자주입 층에 주입되는 전하의 양을 통해 특성을 확인하였고 각 구조에서의 채널과 전자 주입 층의 전자의 농도, 전기장, 전기적 위치 에너지와 공핍 영역의 분포를 통해 분석하였다. 채널의 도핑농도 변화로 인한 fin 영역의 공핍 영역의 분포 변화로 인해 전기적 특성과 프로그램 특성이 변화함을 확인하였다.

• Korean Chemical Engineering Research
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• v.48 no.4
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• pp.490-498
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• 2010

The optimum mold design and the optimum process condition were constructed upon executing process simulation of rubber injection molding with the commercial CAE program of MOLDFLOW(Ver. 5.2) in order to solve the process-problems of K company relating to air-traps and short-shots. The former occurs at the cavity edge of torque-rod-bush and the latter takes place for the injection molding of dynamic dampers. As a result the process problem relating to air traps was solved by optimizing edge-angle and the number of gates to prevent the flow congestion of flow-front and to make the flow-front movement unaffected by congestion. For dynamic dampers of K company the unmolded flaw caused by their unfilled cavity was corrected by installing the air-vent at the confronting locations of both upstream and downstream of flow-front where air traps frequently occur. Besides the unmolded flaws were rectified by altering the position of gate from the upper to the middle or by increasing the number of gates. Thus the process problems of K company relating to air-traps and short-shots of torque-rod-bush and dynamic dampers, respectively, were solved by proper altering of mold design with process simulation of rubber injection molding.

• Elastomers and Composites
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• v.48 no.4
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• pp.300-305
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• 2013

Part shrinkage in injection molding is inevitable phenomenon. Thus, it is necessary not only study on the reducing part shrinkage but characterization of part shrinkage. In this study, part shrinkage in injection molded 2.5 dimensional annular shaped specimens has been studied using glass fiber reinforced PC. Annular shaped specimens were designed with various sizes of outer diameter and thickness. Injection temperature, packing time and packing pressure were selected for operational conditions. Profile variations of outer and inner diameters of molded specimens for various operational conditions were investigated. Sizes of outer and inner diameters of injection molded specimens were smaller than the sizes of mold. Part shrinkage decreased as outer diameter and thickness increased. Part shrinkage showed anisotropic behavior and it depended upon gate location. Subsequently, molded specimens were not circular but oval in shape, and showed the largest shrinkage in the direction of gate. It was realized that the mold design such as gate design is important to control the shape of molded products.

• Proceedings of the Korean Vacuum Society Conference
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• 2012.02a
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• pp.348-348
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• 2012

CTF 메모리 소자는 높은 집적도와 낮은 구동전압과 CMOS 공정을 그대로 사용할 수 있고 비례 축소가 용이하다는 장점을 가지기 때문에 많은 연구가 진행되고 있다. CTF 메모리의 게이트 크기가 30 nm 이하로 작아짐에 따라 메모리 셀 간의 간섭이 매우 크게 증가하는 문제점이 있다. 이 문제점을 해결하기 위해 낸드 플래쉬 메모리 소자에서 셀 간 간섭 현상에 대한 많은 연구가 진행되고 있다. 본 연구에서는 $TaN-Al_2O_3-SiN-SiO_2-Si$ (TANOS) 플래쉬 메모리 소자에서 recess field의 모양에 따른 전기적 특성을 시뮬레이션 하였다. Recess field는 각 전하 트랩 층의 word 라인 방향에 존재하며 셀 간 간섭 효과를 줄이고 메모리 소자의 coupling ratio를 증가시키는 효과를 가지고 있다. TANOS 메모리 소자의 게이트 크기를 25 nm 에서 40 nm 로 변화하면서 round 타입의 recess field와 angular 타입의 recess field 에 대한 전기적 특성을 3차원 시뮬레이션 툴인 Sentaurus를 이용하여 시뮬레이션 하였다. Recess field를 가지지 않은 TANOS 메모리의 셀 간 간섭 효과는 게이트의 크기가 40 nm에서 25 nm 줄어들 때 많이 증가한다. 시뮬레이션된 결과에서 recess field의 모양에 상관없이 깊이가 늘어남에 따라 셀 간 간섭효과가 감소하였다. Recess field 의 깊이가 커짐에 따라 surrounding area가 늘어나 coupling ratio 가 증가하였다. Recess field 의 깊이가 증가함에 따라 프로그램 동작 시 트랩 층에 트랩 되는 전하의 수가 증가하고 recess field가 Si 기판의 표면에 가까이 위치할수록 coupling ratio, 드레인 전류 및 동작속도가 증가하였다. Recess field의 모양에 달리 하였을 때는 round 타입의 recess field를 가진 플래쉬 메모리 디바이스가 angular 타입의 recess field를 가진 소자와 비교하여 채널 표면의 잉여 전계가 감소하여 subthreshold leakage current 감소하였다. 본 연구의 시뮬레이션 결과는 수십 나노 스케일의 CTF 낸드 플래쉬 메모리 전기적 특성을 이해하는데 도움을 줄 것이다.

• Journal of the Korea Academia-Industrial cooperation Society
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• v.13 no.5
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• pp.2313-2318
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• 2012

With the widely applications of tactical radio networks, end-to-end secure speech communication in the heterogeneous network has become a very significant security issue. High-grade end-to-end speech security can be achieved using encryption algorithms at user ends. However, the use of encryption techniques results in a problem that encrypted speech data cannot be directly transmitted over heterogeneous tactical networks. That is, the decryption and re-encryption process must be fulfilled at the gateway between two different networks. In this paper, in order to solve this problem and to achieve optimal end-to-end speech security for heterogeneous tactical environments, we propose a novel mechanism for end-to-end secure speech transmission over ultra high frequency (UHF) and public switched telephone network (PSTN) and evaluate against the performance of conventional mechanism. Our proposed mechanism has advantages of no decryption and re-encryption at the gateway, no processing delay at the gateway, and good inter-operability over UHF and PSTN.

• Journal of the Microelectronics and Packaging Society
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• v.12 no.2 s.35
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• pp.149-154
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• 2005

We fabricated Ni/Co(or Co/Ni) composite silicide layers on the non-patterned wafers from Ni(20 nm)/Co(20 nm)/poly-Si(70 nm) structure by rapid thermal annealing of $700{\~}1100^{\circ}C$ for 40 seconds. The sheet resistance, cross-sectional microstructure, and surface roughness were investigated by a four point probe, a field emission scanning electron microscope, and a scanning probe microscope, respectively. The sheet resistance increased abruptly while thickness decreased as silicidation temperature increased. We propose that the poly silicon inversion due to fast metal diffusion lead to decrease silicide thickness. Our results imply that we should consider the serious inversion and fast transformation in designing and process f3r the nano-height fully cobalt nickel composite silicide gates.

• Journal of the Korea Academia-Industrial cooperation Society
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• v.13 no.10
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• pp.4392-4397
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• 2012

In this study, we used the commercial package (Unigraphics) to construct a junction box cable car when laser plastic parts have been processed using urethane resin(TSR-755) as a starting mold material. After construction, we carried out the filing, packing, cooling, and deforming analyzation using Injection Molding Analysis (Simpoe-Mold) to determine the gate positioning and automatic cooling cycle through the examination. The results show that inserting into the injection mold after processing ceramic has reduced the time of thermal conductivity of molding and cooling; and quick selection of gates and cooling lines could possibly cause an improvement of productivity.

• Proceedings of the Korean Vacuum Society Conference
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• 2012.08a
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• pp.329-329
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• 2012

Mobile 기기로 둘러싸여있는 현대의 환경에서 Flash memory에 대한 중요성은 날로 더해가고 있다. Flash memory의 가격 경쟁력 강화와 사용되는 기기의 소형화를 위해 flash memory의 비례축소가 중요한 문제로 부각되고 있다. 그러나 다결정 실리콘을 플로팅 게이트로 이용하는planar flash memory 소자의 경우 비례 축소 시 short channel effect 와 leakage current, subthreshold swing의 증가로 인한 성능저하와 같은 문제들로 인해 한계에 다다르고 있다. 이를 해결하기 위해 CTF 메모리 소자, nanowire FET, FinFET과 같은 새로운 구조를 가지는 메모리소자에 대한 연구가 활발히 진행되고 있다. 본 연구에서는 22 nm 게이트 크기의 FinFET 구조를 가지는 플래시 메모리소자에서 fin의 두께와 높이의 변화에 따른 메모리 소자의 전기적 특성을 3-dimensional 구조에서 technology computer aided design ( TCAD ) tool을 이용하여 시뮬레이션 하였다. 본 연구에서는 3D FinFET 구조를 가진 플래시 메모리에 대한 시뮬레이션 하였다. FinFET 구조에서 채널영역은 planar 구조와 다르게 표면층이 multi-orientation을 가지므로 본 계산에서는 multi-orientation Lombardi mobility model을 이용하여 계산하였다. 계산에 사용된 FinFET flash memory 구조는 substrate의 도핑농도는 $1{\times}10^{18}$로 하였으며 source, drain, gate의 도핑농도는 $1{\times}10^{20}$으로 설정하여 계산하였다. Fin 높이는 28 nm로 고정한 상태에서 fin의 두께는 12 nm부터 28nm까지 6단계로 나누어서 각 구조에 대한 프로그램 특성과 전기적 특성을 관찰 하였다. 계산결과 FinFET 구조의 fin 두께가 두꺼워 질수록 채널형성이 늦어져 threshold voltage 값이 커지게 되고 subthreshold swing 값 또한 증가하여 전기적 특성이 나빠짐을 확인하였다. 각 구조에서의 전기장과 전기적 위치에너지의 분포가 fin의 두께에 따라 달라지므로써 이로 인해 프로그램 특성과 전기적 특성이 변화함을 확인하였다.

• Journal of the Korea Academia-Industrial cooperation Society
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• v.12 no.1
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• pp.445-450
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• 2011

In this paper, we describe the implementation of an wireless sensor network testbed. We developed a web-based sensor network gateway and enhanced the Surge program which is used for sending and routing of packets in the sensor field. The developed program can transmit the source data of sensor nodes to the sink node via multi-hop routing, and deliver user commands to actuate sensor related equipments. Moreover, in this testbed, the data transport path from a node to the sink can be monitored. Thus we can approximate the network topology and the relative positions of sensor nodes. We also describe an application of the testbed that is used for controlling a remote robot.