본 논문은 포항가속기연구소에서 건설중인 PLS 2 GeV 선형가속기 진공계통의 설계에 관한 것이다. PLS 2GeV 선형가속기의 진공계통은 길이 3.07m인 42개의 가속관과 길이 약 400m의 도파관으로 구성되어 있다. 진공장치의 배치는 충분한 지역적 배기능력을 고려한 분산 배기방식으로 다지관 방식의 기계적 복잡성을 단순화하였다. 진공계는 가속관 중심과 도파관에서 5$\times$10-7Torr, 클라이스트론 출력장치에서 5$\times$10-8Torr까지 배기되도록 설계하였다. 주 진공펌프로는 가속관과 도파관 및 에너지 배가장치에 대하여 각각 용량이 60l/s와 120l/s인 sputter 이온펌프를 사용하기로 하였다.
Journal of the Korea Institute of Information Security & Cryptology
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v.14
no.4
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pp.141-148
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2004
This paper proposes an IPSec accelerator performance analysis model based a queue model. It assumes Poison distribution as its input traffic load. The decoding delay is employed as a performance analysis measure. Simulation results based on the proposed model show around 15% differences with respect to actual measurements on field traffic for the BCM5820 accelerator device. The performance analysis model provides with reasonable hardware structure of network servers, and can be used to span design spaces statistically.
The conventional 3D graphic accelerator is mainly focused on high performance in the application area of computer graphic and 3D video game How ever the existing 3D architecture is not suitable for portable devices because of its huge power. So, we analyze the embedded 3D graphics renderer. After the analyzing, to reduce the power, triangle set-up stage and edge walking stage are executed sequentially while scan-line processing stage and span processing stage which control performance of 3D graphic accelerator are executed parallel.
The Pohang Light Source (PLS) of Pohang Accelerator Laboratory (PAL), which was constructed in 1994, is a 3rd generation synchrotron light source user facility. It consists of 2.5 GeV linear accelerator and a storage ring with circumference of 280 m. Presently, 27 beamlines around the storage ring are in operation providing synchrotron radiations to users. In addition, PAL has a construction project of the 4th generation light source. In this paper, the operation status of the PLS is described and the prospect of the 4th generation light source is reviewed.
IP 네트워크의 보안으로 가장 널리 사용되고 있는 표준은 IPsec 방식이다. 일반적으로 IPsec의 구현은 통신 장비 내에 소프트웨어 방법을 사용하거나, 하드웨어 암호가속기를 사용하여 구현한다. 소프트웨어 방식의 구현은 저속의 통신에서 주로 이용되며, 고속의 경우 하드웨어 암호가속기를 사용하고 있다. 하드웨어 암호가속기를 사용하는 경우에도 시스템의 구조에 따라 암호가속기의 성능을 충분히 발휘하지 못하는 경우가 대부분이다. 본 논문에서는 CPU와 IPsec 엔진을 하나로 통합해 최적의 성능 (Wire-speed)을 발휘하도록 구현한 SoC인 FSC2003을 소개한다.
사이클로트론 가속기를 이용한 양성자 우주환경의 모사시험이 수행되었다. 모사시험에 사용된 사이클로트론은 양성자를 약 106-108protons/$\textrm{cm}^2$/s의 선속에서 200MeV까지 가속할 수 있다. 가속된 양성자는 우주에서 사용될 전자 소자에 입사되었으며, 양성자 조사에 의한 소자의 누적 반응과 순간 반응이 모두 관찰되었다. 주된 순간 반응은 저장된 데이터의 변화였으나, 간헐적인 기능 정지 현상도 관찰되었다. 누적 반응은 소자 내에서 소모되는 전류의 증가로 나타났다. (중략)
Journal of the Korean Society of Propulsion Engineers
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v.4
no.2
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pp.21-30
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2000
Numerical design optimization techniques are implemented for the improvement of the ram accelerator performance. The design object is to find the minimum ram tube length required to accelerate projectile from initial velocity $V_o$ to target velocity $V_e$. The premixture is composed of $H_2$, $O_2$, $N_2$ and the mole numbers of these species are selected as design variables. The objective function and the constraints are linearized during the optimization process and gradient-based Simplex method and SLP(Sequential Linear Programming) have been employed. With the assumption of two dimensional inviscid flow for internal flow field, the analyses of the nonequilibrium chemical reactions for 8 steps 7 species have been performed. To determined the tube length, ram tube internal flow field is assumed to be in a quasi-steady state and the flow velocity is divided into several subregions with equal interval. Hence the thrust coefficients and accelerations for corresponding subregions are obtained and integrated for the whole velocity region. With the proposed design optimization techniques, the total ram tube length had been reduced 19% within 7 design iterations. This optimization procedure can be directly applied to the multi-stage, multi-premixture ram accelerator design optimization problems.
Journal of the Korea Institute of Information and Communication Engineering
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v.25
no.1
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pp.20-26
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2021
Recent systems contain hardware and software components together for faster execution speed and less power consumption. In conventional hardware and software co-design, the ratio of software and hardware was divided by the designer's empirical knowledge. To find optimal results, designers iteratively reconfigure accelerators and applications and simulate it. Simulating iteratively while making design change is time-consuming. In this paper, we propose a hardware and software co-design platform for energy-efficient FPGA accelerator design. The proposed platform makes it easy for designers to find an appropriate hardware ratio by automatically generating application program code and hardware code by parameterizing the components of the accelerator. The co-design platform based on the Vitis unified software platform runs on a server with Xilinx Alveo U200 FPGA card. As a result of optimizing the multiplication accelerator for two matrices with 1000 rows, execution time was reduced by 90.7% and power consumption was reduced by 56.3%.
한나라의 과학수준이 rocket기술이나 가속기의 출력 energy로서 운운 되었을 때가 있었는데 그때의 기속기는 원자핵 반응을 인공적으로 실험해 보는데 없어서는 안되는 것이기 때문이었다. 2차대전중 원자폭전의 출현을 보게 한 원자로의 발전은 대전후에는 평화적인 이용면에 따르는 응용 분야가 없는 고 energy의 소립자 연구라든지 isotope생산, 고분자화학 및 의료용등에는 대전중에 발전된 잔자기술의 이용으로 더 큰 가속기의 출현이 필요하였다. 특히 이 Electron Accelerator(이하 Linac라고 함)는 높은 고압과 큰 자석을 쓰지 않는 면에서 손쉽게 우리 신변에서 초고압 X선 이상의 효과로 쓸수있게해 주어서 그 이용면은 매우 다급해졌다. 여기서 우리나라의 입장에서 이러한 것을 살펴볼 때 첫째의 radar기술이 충분히 있으면서 이러한 것을 평화적 생산면에서 아직 활용하지 못하고 있으며 한편에서는 외국으로 부터 강력 동위원소를 도입하여 오고 있는데 Linac를 제작하여 여기서 이용하면 이러한 동위원소의 강도 이상의 것을 우리나라 기술로서 제작할 수 있다. 여기서 그 원리와 제작면에 있어서의 문제점 및 국제적인 이용 현황을 소개해 보겠다.
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[게시일 2004년 10월 1일]
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