• TTA 저널
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• 통권105호
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• pp.6-11
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• 2006

ITU-T SG17 국제표준화 제주회의 유치·개최/ 제6차 한·중·일 IT 표준협력회의 참가/ IT Forum Korea 2006/ IPTV, 차세대PC 신규 프로젝트그룹 본격적 활동/ OMA 표준화 총회 2007년 서울 개최 확정/ 지그비 국제공인 시험서비스 제공/ 대한민국 SW 공모대전 수상작의 GS시험 의무화 추진/ 공공SW 사업자 선정시 GS인증 가산점 기준 도입/ BQB 인정서 수여/

• 인터넷정보학회논문지
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• 제6권2호
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• pp.85-97
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• 2005

1985년에 처음 등장했던 테트리스는 많은 시간이 지난 지금에도 많은 유저들에게 사랑 받는 게임이 되었다. 지금까지의 테트리스는 줄이 삭제 될 때마다 삭제된 줄의 수에 따라 점수를 주는 방식을 채용하였고, 연속 공격 등에 관해 가산점을 부여해주었다. 그러나 이러한 점수 산출방식은 너무 일정하고 단순한 패턴을 주었다. 본 논문에서는 기존의 점수 계산 방식과는 다른 단계별 점수 계산 방식을 통하여 새로운 테트리스 게임 시스템을 설계 및 구현하고자 한다. 즉, 이는 전에 삭제된 줄의 수와 현재 삭제된 줄의 수를 비교하여 기본 점수에 가산점을 부여하는 방식이다. 단계별 점수산출방식을 이용하여 기존의 테트리스에서 한층 더 진보된 테트리스의 전략적인 이용을 가능하게 해 줄 것이다.

• 한국정보통신학회논문지
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• 제19권2호
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• pp.407-413
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• 2015

본 논문에서 제안된 십진 부동소수점 가산기(decimal floating-point adder, DFPA)는 선행 제로 예측기(leading zero anticipator, LZA)를 이용해 임계 경로 단축을 통해 지연시간을 줄임으로서 연산 처리 속도를 향상시키는 파이프라인 구조로 설계하였다. 제안된 십진 부동소수점 가산기의 성능 평가 및 검증 환경은 시뮬레이션에 Flowrian 툴을 사용하였으며, 합성에는 QuartusII 툴 상에서 Cyclone III FPGA를 대상으로 지정하였다. 제안된 방식은 동일한 입력 데이터를 이용하여 기존에 제안된 설계 방식들과 시뮬레이션을 통해 비교 검증한 결과, L.K.Wang이 제안한 방식 및 기존 제안된 방식들보다 각각 11.2%, 5.9%의 성능이 향상되었다. 또한 연산 처리 속도 향상 및 임계 경로 상의 지연 소자의 수가 감소됨을 확인하였다.

• 한국정보처리학회논문지
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• 제4권11호
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• pp.2861-2873
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• 1997

부동 소수점 연산기는 고성능 컴퓨터에서 필수적이며, 최근 대부분의 고성능의 컴퓨터에서는 고성능의 부동 소수점 연산기가 내장되고 있는 추세이다. 부동 소수점 연산이 고속화 되면서 부동 소수점 연산기에서 한개의 단계를 차지하는 반올림 단계가 전체 부동 소수점 연산에 큰 영향을 미친다. 반올림 단계에서는 별도의 고속 가산기를 필요로하여 많은 처리 시간과 칩 면적을 차지하기 때문이다. 본 연구는 고성능 부동 소수점 연산기의 근 간을 이루는 부동 소수점 덧셈／뺄셈기, 곱셈기, 나눗셈기의 처리 알고리즘을 살펴보고, 이를 분석하여 새로운 반올림 처리 알고리즘을 갖는 연산기를 제안하였다. 제안된 부동 소수점 연산기들은 반올림 처리를 위한 별도의 시간을 요하지 않고, 반올림단계를 위한 가산기나 증가기를 필요로 하지 않는다. 따라서, 제안하는 부동 소수점 연산기들은 성능면이나 차지 면적 면에서 모두 효율적이다．

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2000년도 봄 학술발표논문집 Vol.27 No.1 (B)
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• pp.714-716
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• 2000

본 논문에서는 웹상에서 학습자의 학습능력을 진단하기 위하여 각 단계별로 질문을 제시하고 질문의 응답여부에 따라 자신의 학습 능력을 평가받고 향후 자신의 능력을 좀 더 향상시킬 수 있는 지침을 제공하는 학습능력 진단시스템을 개발하였다. 본 시스템에서는 소프트웨어 프로세스를 향상시키기 위해 사용되고 있는 능력성숙 모델(CMM)을 기반으로 질문 리스트를 구성하였으며 다양한 학습자의 학습능력을 전단할 수 있도록 학습자의 직업에 따라 별도의 질문 리스트를 준비하였고 질문 리스트와 메시지 및 가산점을 조정한다면 다양한 분야에서도 활용될 수 있을 것이다.

• 한국컴퓨터정보학회:학술대회논문집
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• 한국컴퓨터정보학회 2014년도 제49차 동계학술대회논문집 22권1호
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• pp.391-392
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• 2014

본 논문에서는 컴퓨터 프로그래밍 수업에 형성 평가를 여러 차례 적용하여 가산점을 부여하는 경우 학습자들의 학습 의욕과 성적 향상도에 어떤 영향을 미치는지를 연구하였다. 비교 분석을 위해 형성 평가를 적용한 그룹과 적용하지 않은 학습자 그룹의 성적 향상도를 비교하였으며, 그 결과 이와 같은 평가 방법을 통해 형성 평가를 적용한 그룹 중 중위권 이상의 성적을 갖는 학습자들의 성적이 상대적으로 더 크게 향상된 것으로 분석되었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2006년도 춘계종합학술대회
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• pp.886-889
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• 2006

수치연산 보조프로세서로도 알려져 있는 부동 소수점 연산장치(FPU)는 컴퓨터가 사용하는 기본 마이크로프로세서보다 더 빠르게 숫자를 다를 수 있는 특별한 회로 설계 또는 마이크로프로세서를 말한다. FPU는 전적으로 대형 수학적 연산에만 초점을 맞춘 특별한 명령 셋을 가지고 있어서 그렇게 빠르게 계산을 수행할 수 있는 것이다. FPU는 오늘날의 거의 모든 PC에 장착되고 있지만, 실은 그것은 그래픽 이미지 처리나 표현 등과 같은 특별할 일을 수행할 때에 필요하다. 초창기 컴퓨터 회사들은 각기 다른 연산방식을 사용했다. 이에 따라 연산결과가 컴퓨터마다 다른 문제점을 해결하기 위해 IEEE에서는 부동 소수점에 대한 표준안을 제안하였다. 이 표준안은 IEEE Standard 754 이며, 오늘날 인텔 CPU 기반의 PC, 매킨토시 및 대부분의 유닉스 플랫폼에서 컴퓨터 상의 실수를 표현하기 위해 사용하는 가장 일반적인 표현 방식으로 발전하였다. 본 논문에서는 부동 소수점 표준안 중 32-bit 단일 정밀도 부동 소수점 가산기를 VHDL로 구현하여 FPGA칩으로 다운하고 PCI 인터페이스를 통해 Visual C++로 데이터의 입출력을 검증하였다.

• 대한전자공학회논문지TE
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• 제37권5호
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• pp.7-16
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• 2000

본 논문은 고속 지수 선택기를 이용한 여분 부동 소수점 이진수의 제산/스퀘어-루트 설계 및 구현에 관하여 기술하였다. 본 제산/스퀘어-루트는 처리 속도 25㎒를 갖는 여분 이진수의 가산 방식을 사용하여 올림수 지연을 제거함으로써 비트 크기에 관계없이 일정한 시간으로 가산을 수행한다. 각각의 반복 단계에 널리 사용된 제산과 스퀘어-루트에 대해 16-비트 VLSI 회로를 설계하였다. 이것은 매번 16개 클럭마다 시프트된 이진수를 여분 가산하여 제산 및 스퀘어-루트를 실행한다. 또한 이 회로는 비복원 방법을 사용하여 지수 비트를 얻는다. 지수 선택 논리의 간단한 회로를 구현하기 위하여 나머지 비트의 주요 세 자리를 사용하였다. 결과적으로, 이 회로의 성능은 새로운 지수 선택 가산 논리를 적용하여 지수 결정 영역을 병렬 처리함으로써 한층 더 연산 처리 속도를 높인 것이다. 이전에 동일한 알고리즘을 사용하여 제안된 설계보다 13% 빠른 속도 증가를 보였다.

• 한국항해항만학회:학술대회논문집
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• 한국항해항만학회 2014년도 추계학술대회
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• pp.131-133
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• 2014

본 연구는 도선사의 근무 연한이 도선의 안전성에 미치는 영향을 살펴보고, 도선사의 근무 연한에 영향을 주는 요인에 대해 분석하는데 목적이 있다. 우선, 지난 10년간 도선사의 진입연령 추이를 통해 해마다 약 0.3년씩 신규 도선사의 고령화가 진행되고 근무 연한 또한 줄어들고 있음을 확인하였다. 둘째, 도선사의 근무 연한이 짧아져서 전문 인력의 활용도가 떨어지고 도선의 안전성에도 악영향을 미치는 것으로 나타났다. 셋째, 도선사의 근무 연한에 직접적인 영향을 미치는 요인인 도선사 면허시험 응시요건과 승무경력가산점 그리고 도선사의 정년에 대하여 상세히 분석하였다. 따라서 도선사의 근무 연한에 영향을 미치는 이러한 요인들에 대하여 정책적으로 개선한다면 도선의 안전성을 향상시키고 나아가 아름다운 우리나라의 항만을 깨끗하고 안전하게 지킬 수 있을 것으로 기대된다.

• 한국전자통신학회논문지
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• 제19권2호
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• pp.409-416
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• 2024

빠른 고속 데이터 신호 처리 및 논리 연산을 위한 부동 소수점 연산 요구 사항이 확대됨에 따라 부동 소수점 연산 장치의 속도는 시스템 작동에 영향을 미치는 핵심 요소이다. 본 논문에서는 다양한 부동소수점 곱셈기 방식의 성능 특성을 연구하고, 캐리와 합의 형태로 부분 곱을 압축한 다음, 최종 결과를 얻기 위해 캐리 미리 보기 가산기를 사용한다. Intel Quartus II CAD 툴을 이용하여 Verilog HDL로 부동소수점 곱셈기를 기술하고 성능 평가를 하였다. 설계된 부동소수점 곱셈기는 면적, 속도 및 전력 소비에 대해 분석 및 비교하였다. 월러스 트리를 사용한 수정 부스 인코딩 방식의 FMAX는 33.96Mhz로 부스 인코딩보다 2.04배, 수정 부스 인코딩보다 1.62배, 월러스 트리를 사용한 부스 인코딩보다 1.04배 빠르다. 또한, 수정 부스 인코딩에 비해 월러스 트리를 이용한 수정 부스 인코딩 방식의 면적은 24.88% 감소하고, 전력소모도 2.5% 감소하였다.