본 연구에서는 파이프라인 구조를 갖는 시스템의 효율적인 설계를 위하여 변환을 이용한 설계 최적화 기술을 개발하였다. 변환 최적화 기술은 파이프라인 구조로의 변환과 retiming을 이용한 변환을 포함한다. 새로운 변환 방법은 다음의 세 가지 특징을 갖는다. 첫째, 여러 개의 파이프라인 블록을 동시에 고려하여 retiming 등의 변환을 수행함으로써, 파이프라인 구조 시스템의 전체 성능을 최적화한다. 둘째, 시스템의 면적과 수행시간 간의 trade-off를 가능하도록 하여, 회로 설계자가 다양한 설계의 대안을 찾고자 할 때 실용적인 도움을 준다. 셋째, 본 방법은 새로운 변환 및 알고리즘 개발 등의 문제로 쉽게 확장 가능하고, 메모리 또는 버스 등을 고려한 최적화 문제에도 사용될 수 있다. DSP 예제들에 대하여 실험한 결과, 평균적으로 면적은 21%, 성능은 17% 개선되었다. 특히, 본 기술은 여러 설계 대안의 효율적인 탐색에 유용하다.

본 논문에서는 변형된 유클리드(Modified Euclid) 알고리즘을 이용한 {{{{ { GF}_{ } }}}}(2\sup 8\)의 Reed-Solomon(RS) 복호기에 대하여 VLSI로 설계하였다. 면적의 관점에서 효율적인 설계를 위하여 레지스터와 유클리드 ALU를 최대로 공유하는 여러 가지의 새로운 구조를 제안하였다. 에러 위치 다양식 (σ(χ))과 에러 평가 다항식 (ω(χ))을 계산하기 위하여 16개의 ALU 대신에 1개의 ALU를 사용하였으며, 이들 다항식의 계수를 저장하기 위한 레지스터를 24개 대신에 18개를 사용하였다. VHDL을 이용하여 시뮬레이션을 행하고 FLEX\sup TM\ FPGAF를 이용하여 구현을 행함으로써 제안한 구조에 대한 정확성을 검증하였으며 DVD(Digital Versatile Disc)시스템을 위하여(208,192,17) RS 부호와 (182,172,11) RS 부호에 대한 복호 기능을 갖는 RS 복호기를 0.6㎛의 CMOS TLM Compass\sup TM 라이브러리를 사용하여 게이트 숫자가 약 17,000 이고, 코어 면적이 2.299×2.284(5.25㎟)인 VLSI로 설계함으로써 효용성을 검증하였다. 한편, 설계한 칩은20MHz로 동작함을 확인하여 DVD의 요구조건인 3.74MHz를 만족함을 확인하였다.

본 논문에서는 기존의 bit-serial 방식 곱셈기 및 나눗셈기의 하드웨어 부담을 줄이고 동일한 연산 사이 클 수를 갖는 새로운 bit-serial 방식의 곱셈기 및 나눗셈기 아키텍쳐를 제안한다. 제안하는 bit-serial 곱셈 및 나눗셈기 아키텍쳐는 부분곱 또는 부분나머지를 구하기 위해 레지스터 및 가감산기의 비트 수를 2배 확장하지 않기 때문에 기존의 아키텍쳐에 비해 하드웨어의 부담을 줄였다. 또한 덧셈/뺄셈과 Shift 연산을 동시에 수행하므로써 {{{{ { N}_{ } }}}} 비트 곱셈 및 나눗셈 연산에 각각 ,{{{{ { N}_{ } }}}},{{{{ { N}_{ } }}}}＋ 2 사이클을 소모하며 이는 기존의 아키텍쳐와 동일한 연산 사이클 수를 지원한다. 제안하는 bit-serial 곱셈기 및 나눗셈기 아키텍쳐는 SliM Image Processor에 적용하여 실제 칩으로 구현하였으며 그 성능을 입증하였다.

실리콘 집적회로 인터컨넥트에서 전송선 파라미터를 추출하는 새로운 방법을 제시하고 이를 실험적으로 고찰 한다. 실리콘 기판 위에 있는 전송선에서의 신호는 PCB (printed circuit board)혹은 MCM (multi-chip module)의 인터컨넥트와 같은 마이크로 스트립 구조에서 가정하는 quasi-TEM 모드가 아니라 slow wave mode (SWM)로 대부분의 에너지가 전송되기 때문에 기판의 효과를 고려하여 전송선 파라미터를 추출한다. 실리콘 기판에서 전계 및 자계의 특성을 고려하여 커패시턴스 파라미터의 계산을 실리콘 표면을 그라운드로 설정하고 계산하고 인덕턴스는 단일 전송선 모델로부터 추출한 실효 유전상수를 도입하여 계산한다. 제안한 전송선 파라미터 추출 방법의 타당성을 검증하기 위하여 테스트 패턴을 제작하여 실험적 파리미터 추출 값이 제시한 방법의 결과와 약 10% 이내에서 일치한다는 것을 보여 계산 방법의 타당성을 입증한다. 또한 고속 샘플링 오실로스코프(TDR/TDT 메터) 측정을 통하여 제시한 방법이 크로스톡 노이즈를 정확히 예측 할 수 있는 반면 흔히 사용하고 있는 기판의 효과를 고려하지 않는 RC 모델 혹은 ？ 모델은 약 20∼25% 정도 과소 오차(underestimation error)를 보인다는 것을 보인다.

디지털 통신 시스템에서 입력 신호의 주파수와 위상 오차를 보정하는 디지털 위상 오차 보상기(derotator)를 CORDIC (COordinate Rotation DIgital Computer) 알고리즘을 이용하는 VLSI로 구현하였다. CORDIC은 주어지는 위상값에 따라 입력 신호를 직접 회전시키므로, 디지털 주파수 합성기 (Direct Digital Frequency Synthesizer)와 복소수 승산기를 이용하는 기존의 구현 방법에 비해 하드웨어 면에서 간단하다. 디지털 위상 오차 보상기는 작은 위상 오차를 누적하므로 arctangent 함수의 선형 근사를 이용한 고속의 CORDIC 알고리즘을 이용하는 기존에 비해 약 24%의 속도 향상이 가능하였다. 본 설계된 IC는 0.6㎛ triple metal 공정을 이용하였으며, 전체 칩 면적은 6.8㎟ , 트랜지스터의 개수는 11,400 개다. 측정 결과 최대 동작 주파수는 25 MHz이다

한국어를 연속적으로 발음할 때 여러 가지 음은변동이 일어난다. 이러한 음운변동은 한국어 연속 음성 인식을 어렵게 하는 주요 요인 중의 한가지이다. 본 논문에서는 음운변동이 반영된 음성 인식 문자열을 규칙에 의하여 text 기반 문자열로 다시 복원시키는 rule-based 시스템을 제안한다. 그리고 복원 결과들은 형태소 분석되어 올바른 문자열만 생성된다. 복원은 4가지 rule 즉, 음절 경계 종성 초성 복원 rule, 모음처리 복원 rule,끝음절 종성 복원 rule, 한 음절 처리 rule에 의거하여 이루어진다. 규칙 적용 과정 중에 효과적인 복원을 위해 x-clustering정보를 정의하여 사용하고, 형태소 분석기에 입력될 복원 후보수를 제안하기 위해 postfix음절 빈도정보를 구하여 사용한다. 본 시스템은 규칙기반 시스템이므로 대용량의 발음열 사전이나 음소열 사전을 필요로 하지 않고 문서 기반 형태소 분석기를 그대로 이용할 수 있다는 이점이 있다.

진화 프로그래밍은 두 가지 요소로 특징지을 수 있다. 하나는 선택 방법이고 나머지는 돌연변이 규칙이다. 본 논문에서는 신경회로망의 역전파 학습 알고리듬을 이용하여 돌연변이 연산을 수행하는 새로운 진화 프로그래밍 알고리듬을 제안한다. 신경회로망의 학습 알고리듬에서 현재 오차는 진화 프로그래밍의 개체가 진화해 나가야 할 방향을 지정해 주고, 관성은 개체의 변이에 지금까지의 진화 경향을 더해 주어서 빠르게 전역 최적해를 찾도록 하였다. 표준 테스트 함수를 이용하여 제안된 알고리듬의 성능과 강건함을 확인하였다.