실시간 목표물 변경 유도무기에 적용 가능한 수신 모뎀 설계

A Design of Receiver Modem That Can Be Applied to Real-Time Target Change Guided Weapon

Abstract

본 논문에서는 페이딩(fading)에 의한 영향이 적은 실시간 목표물 변경이 가능한 유도무기에 적용할 수 있는 수신 모뎀을 설계 및 제작하는데 목적이 있다. 설계된 모뎀은 동기 검출기 (sync detector), 타이밍 추정부 (timing estimator), 타이밍 복원부 (timing recovery), 차동 복호기(differential decoder) 와 비터비 복호기 (viterbi decoder)로 구성되며, 이를 FPGA (field programmable gate array)로 구현하여 요구 사항에 맞춰 재설계 및 수정이 유연하도록 구현하였다. 제작된 모뎀 보드는 중간 주파수 (IF; intermediate frequency)에서 기저대역으로 직접 변환하였으며, ADC (analog to digital converter)를 통하여 디지털 데이터로 변환하였다. 모의실험과 측정 및 시험을 수행하여, 실시간 목표물 변경이 가능한 유도무기에 적용 가능하다는 것을 확인하였다.

In this paper, we designed and fabricated a receiving modem that can be applied to guided weapons can change real-time targets with little effect of fading. The designed modem consists of synchronous detector, timing error estimator, timing recovery, differential decoder and viterbi decoder, and it's implemented in FPGA so that it can be redesigned and modified according to requirements. The modem board was directly converted from IF frequency to baseband and converted into digital data through ADC. It is confirmed that it is applicable to the guided weapons that changing real-time targets through simulations, measurements and test.

그림 1. 송신 프레임 구조 Fig. 1. Transmit Frame Structure.

그림 2. 송신 블록도. Fig. 2. Transmit block diagram.

그림 3. 기저대역 송신 스펙트럼(위) 과 성상도(아래) Fig. 3. Baseband tx spectrum(up) and constellation(down).

그림 4. 수신 모뎀 블록도. Fig. 4. Receiver block diagram.

그림 5. 차동 복호기 Fig. 5. differential decoder.

그림 6. 상관기 구조 Fig. 6. Correlation structure.

그림 7. 상관기 출력 Fig. 7. Correlation results.

그림 8. 동기 검출기 성능 Fig. 8. Sync detector performance.

그림 9. 타이밍 오류와 상관 값의 관계 Fig. 9. Relationship between timing error and correlation.

그림 10. 얼리-레이트 타이밍 추정기 구조. Fig. 10. Early-late timing estimator structure.

그림 11. 타이밍 오류 추정 결과 Fig. 11. Timing error estimation results.

그림 12. 심벌 클럭 오프셋 Fig. 12. Symbol clock offset.

그림 13. 심벌 타이밍 복원 모의실험 결과 Fig. 13. Symbol timing recover simulation results.

그림 14. 심벌 타이밍 복원 결과 Fig. 14. Symbol timing recover results.

그림 15. 주파수 오프셋에 따른 BER 성능 Fig. 15. Effect of frequency offset BER performance.

그림 16. 모뎀 및 제어반 형상 Fig. 16. Modem and control panel construction drawing.

그림 17. 시험 구성도 Fig. 17. Test diagram.

표 1. 주파수 오프셋 계산 Table 1. Frequency offset calculation.

표 2. FPGA 합성 결과 Table 2. FPGA Synthesis results.

표 3. 최저 수신 감도 계산 Table 3. Minimum receiver sensitivity calculation.