그림 1. 송신 프레임 구조 Fig. 1. Transmit Frame Structure.
그림 2. 송신 블록도. Fig. 2. Transmit block diagram.
그림 3. 기저대역 송신 스펙트럼(위) 과 성상도(아래) Fig. 3. Baseband tx spectrum(up) and constellation(down).
그림 4. 수신 모뎀 블록도. Fig. 4. Receiver block diagram.
그림 5. 차동 복호기 Fig. 5. differential decoder.
그림 6. 상관기 구조 Fig. 6. Correlation structure.
그림 7. 상관기 출력 Fig. 7. Correlation results.
그림 8. 동기 검출기 성능 Fig. 8. Sync detector performance.
그림 9. 타이밍 오류와 상관 값의 관계 Fig. 9. Relationship between timing error and correlation.
그림 10. 얼리-레이트 타이밍 추정기 구조. Fig. 10. Early-late timing estimator structure.
그림 11. 타이밍 오류 추정 결과 Fig. 11. Timing error estimation results.
그림 12. 심벌 클럭 오프셋 Fig. 12. Symbol clock offset.
그림 13. 심벌 타이밍 복원 모의실험 결과 Fig. 13. Symbol timing recover simulation results.
그림 14. 심벌 타이밍 복원 결과 Fig. 14. Symbol timing recover results.
그림 15. 주파수 오프셋에 따른 BER 성능 Fig. 15. Effect of frequency offset BER performance.
그림 16. 모뎀 및 제어반 형상 Fig. 16. Modem and control panel construction drawing.
그림 17. 시험 구성도 Fig. 17. Test diagram.
표 1. 주파수 오프셋 계산 Table 1. Frequency offset calculation.
표 2. FPGA 합성 결과 Table 2. FPGA Synthesis results.
표 3. 최저 수신 감도 계산 Table 3. Minimum receiver sensitivity calculation.
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