Journal of IKEEE (전기전자학회논문지)

Institute of Korean Electrical and Electronics Engineers (한국전기전자학회)
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Low-Latency Polar Decoding for Error-Free and Single-Error Cases

단일 비트 이하 오류 정정을 위한 극 부호용 선 처리 복호기법

  • Choi, Soyeon (Dept. of Electronics Engineering, Chungnam National University) ;
  • Yoo, Hoyoung (Dept. of Electronics Engineering, Chungnam National University)
  • Received : 2018.12.10
  • Accepted : 2018.12.17
  • Published : 2018.12.31
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Abstract

For the initial state of NAND flash memories, error-free and single-error cases are dominant due to a good channel environment on memory cells. It is important to deal with such cases, which affects the overall system performance. However, the conventional schemes for polar codes equally decode the codes even for the error-free and single-error cases since they cannot classify and decode separately. In this paper, a new pre-processing scheme for polar codes is proposed so as to improve the overall decoding latency by decoding the frequent error-free and single-error cases. Before the ordinary decoding process, the proposed scheme first decodes the frequent error-free and single-error cases. According to the experimental results, the proposed pre-processing scheme decreases the average decoding latency by 64% compared to the conventional scheme for (1024, 512) polar codes.

NAND 플래시 메모리를 포함하는 저장 매체의 경우 초기 상태에서 메모리 셀의 상태가 매우 우수하기 때문에, 오류가 없거나 단일 오류가 발생하는 경우가 지배적이다. 무-오류와 단일-오류에 대한 처리는 저장 매체의 시스템에 있어서 전체 시스템 성능에 영향을 미치는 중요한 요소가 된다. 전통적인 polar code 복호기법은 무-오류 또는 단일-오류에 대한 독립적인 검출이 불가능하기 때문에 일반적인 복호화 기법을 따르며 다른 오류 발생 경우와 동일한 수준의 지연 시간을 가진다. 본 논문에서는 저장 매체에서 빈번하게 발생하는 무-오류 또는 단일-오류에 대한 검출 및 정정을 일반적인 복호화 과정에 앞서 처리해줌으로써, 전체 복호화 과정에 필요한 평균적인 지연시간을 감소시키는 기법을 제안한다. 실험 결과에 따르면 무-오류 또는 단일-오류에 대한 제안하는 선 처리 (pre-processing) 기법을 적용할 경우 (1024, 512) 극 부호에 대하여 일반적인 복호화기법 대비 평균 지연시간을 약 64% 줄일 수 있다.

Keywords

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Fig. 1. The probability of the number of errors. 그림 1. 오류 패턴의 비율

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Fig. 2. Factor graph of bit-flipping decoding. 그림 2. 비트 반전 복호 기법의 factor graph

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Fig. 3. Proposed bit-flipping algorithm. 그림 3. 제안하는 비트-반전 알고리즘

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Fig. 4. Hardware architecture of BF algorithm. 그림 4. BF 알고리즘의 하드웨어 구조

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Fig. 5. Latency comparison according to code length. 그림 5. 전체 메시지 길이에 따른 지연시간 비교

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