대한전자공학회논문지SD (Journal of the Institute of Electronics Engineers of Korea SD)

대한전자공학회 (The Institute of Electronics and Information Engineers)
권호 표지

NBTI 노화 효과를 고려한 헤더 기반의 파워게이팅 구조

Header-Based Power Gating Structure Considering NBTI Aging Effect

  • 투고 : 2012.01.10
  • 심사 : 2012.02.15
  • 발행 : 2012.02.25
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초록

본 논문에서는 음 바이어스 온도 불안정성 (NBTI) 효과에 의해서 야기되는 파워 게이팅 구조의 성능 저하와 증가하는 기상시간을 보상하기위한 새로운 적응형 헤더기반의 파워 게이팅 구조를 제안한다. 제안된 구조는 두 개의 패스 (two-pass)를 가지는 파워 게이팅 구조에 기반을 둔 폭 변화 헤더(header)와 적응형 제어를 위한 새로운 NBTI 센싱 회로로 구성된다. 본 논문의 시뮬레이션 결과는 적응형 제어를 하지 않는 파워 게이팅의 시뮬레이션 결과와 비교되며, 그 결과는 파워 게이팅 구조에서 누설 전력과 돌입 전류(rush current)을 작게 유지하면서 회로 지연과 기상시간에 대한 NBTI 의존성이 단지 3% 와 4% 내로 줄어든다는 것을 보여준다. 본 논문에서는 45nm CMOS 공정과 NBTI 예측 모델이 제안된 회로를 구성하기 위해서 사용된다.

This paper proposes a novel adaptive header-based power gating structure to compensate for the performance loss and the increased wake-up time of the power gating structures induced by the negative bias temperature instability (NBTI) effect. The proposed structure consists of variable width footers based on the two-pass power gating and a new NBTI sensing circuit for an adaptive control. The simulation results of the proposed structure are compared to those of power gating without the adaptive control and show that both the circuit-delay and wake-up time dependence of the power gating structure on the NBTI stress is minimized with only 3% and 4% increase, respectively while keeping small leakage power and rush-current. In this paper, a 45 nm CMOS technology and predictive NBTI model have been used to implement the proposed circuits.

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참고문헌

  1. K. Shi and D. Howard, "Challenges in sleep transistor design and implementation in low-power designs," in Proc. IEEE Design Automation Conf., pp. 113-116, July 2006.
  2. M. Anis, S. Areibi and M. Elmasry, "Design and optimization of multi-threshold CMOS (MTCMOS) circuits," IEEE Tran. on CAD of Integrated Circuits and Systems, Vol. 22, No. 10, pp. 1324-1242, Oct. 2003. https://doi.org/10.1109/TCAD.2003.818127
  3. H. W. Lee, H. J. Lee, J. K. Woo, W. Y. Shin, S. Kim, "Power-gating structure with virtual power-rail monitoring mechanism," Journal of Semiconductor Technology and Science, Vol. 8 No. 2, pp. 110-181, June 2008.
  4. 호원준, 한인식, 이희덕, "새로운 BEOL 공정을 이용한 NBTI 수명시간 개선," 전자공학회논문지 SD 편, 제43권, 제3호, pp. 197-202, 2006.3.
  5. J. W. McPherson, "Reliability challenges for 45nm and beyond," Proc. of IEEE Design Automation Conf., pp. 176-181, July 2006.
  6. X. Li, J. Qin, J. B. Bernstein, "Compact modeling of MOSFET wearout mechanisms for circuitreliability simul ation," IEEE Trans. on Device and Materials Reliability, Vol. 8, Issue 1, pp. 98-121, March 2008. https://doi.org/10.1109/TDMR.2008.915629
  7. 한인식, 지희환, 김경민, 주한수, 김용구, 왕진석, "Nano CMOSFET에서 Channel Stress가 소자에 미치는 영향 분석," 대한전자공학회 논문지-SD, 제 43권 제3호, pp. 1-8, 2006년 3월.
  8. A. Calimera, E. Macii, M. Poncino, "NBTI-aware clustered power gating," ACM Transactions on Design Automation of Electronic Systems, Vol. 16, Issue 1, pp. 1-25, Nov. 2010.
  9. A. Sinkar, N. S. Kim, "Analyzing and minimizing effects of temperature variation and NBTI on active leakage power of power-gated circuits," IEEE ISQED, pp. 791-796, March 2010.
  10. K. Wu, D. Marculescu, M. Lee, S. Chang, "Analysis and mitigation of NBTI-induced performance degradation for power-gated circuits," IEEE ISLPED, pp. 139-144, Aug. 2011.
  11. A. Calimera, E. Macii, M. Poncino, "NBTIaware sleep transistor design for reliable power-gating," GLSVLSI, pp. 333-338, May 2009.
  12. S. Bhardwaj, W. Wang, R. Vattikonda, et. al., "Predictive modeling of the NBTI effect for reliability," IEEE Proc. of CICC Conf., pp. 189-192, Sept. 2006.
  13. P. Royannez, H. Mair, F. Dahan, M. Wagner, M. Streeter, et. al., "90nm low leakage SoC design techniques for wireless applications," Proc. of IEEE Int. Solid-State Circuits Conf., pp. 138-139, Feb. 2006.