Object Oriented Fault Detection for Fault Models of Current Testing

전류 테스팅 고장모델을 위한 객체기반의 고장 검출

  • 배성환 (한려대학교 멀티미디어정보통신공학과) ;
  • 한종길 (한려대학교 멀티미디어정보통신공학과)
  • Received : 2010.06.21
  • Accepted : 2010.08.05
  • Published : 2010.08.31

Abstract

Current testing is an effective method which offers higher fault detection and diagnosis capabilities than voltage testing. Since current testing requires much longer testing time than voltage testing, it is important to note that a fault is untestable if the two nodes have same values at all times. In this paper, we present an object oriented fault detection scheme for various fault models using current testing. Experimental results for ISCAS benchmark circuits show the effectiveness of the proposed method in reducing the number of faults and its usefulness in various fault models.

전류 테스팅은 기존의 전압 테스트 방식에 비해서 높은 고장 검출과 진단 능력을 가진 효과적인 테스트 방식이다. 그러나 상대적으로 느린 전류 테스팅을 위해서 항상 같은 값을 가지는 노드를 찾아내어 제거하는 효율적인 검출 기법이 필요하다. 본 논문에서는 전류 테스팅을 위한 다양한 고장모델에 적용 가능한 객체기반의 고장 검출 기법을 제안한다. ISCAS 벤치마크 회로의 실험결과을 통해서 제안된 방식이 고려되는 고장의 수를 효과적으로 감소시킬 수 있고 다양한 전류 테스팅 고장모델에 적용 가능함을 확인하였다.

Keywords

References

  1. J. M. Soden, C. F. Hawkins, R K. Gulati, W. Mao, "IDDQ Testing : A Review," Journal of Electronic Testing, vol 3, no 4, pp. 291-303, 2004.
  2. 홍성제 외, 테스팅 및 테스팅을 고려한 설계, 홍릉과학출판사, 2001.
  3. R. Rajsuman, IDDQ Testing for CMOS VLSI, Artech House, 1994.
  4. W. Mao and R. K. Gulati, "QUIETEST: A Quiescent Current Testing Methodology for Detecting Leakage Faults," Proc. ICCAD'90, pp. 280-283, 1990.
  5. S. Chakravarty and S. T. Zachariah, "STBM: A Fast Algorithm to Simulate IDDQ Tests for Leakage Faults," IEEE Trans. on Computer-Aided Design of Integrated Circuits and Systems, vol. 19, no. 5, pp. 568-576, May 2000. https://doi.org/10.1109/43.845081
  6. L. T. Wang, C. W. Wu, X. Wen, VLSI Test Principles and Architectures: Design for Testability, Elsevier, 2006.
  7. P. J. Thadikaran, "Evaluation, selection and generation of IDDQ tests," PHD. Thesis, Department of Computer Science, State University of New York, 1996.
  8. T. Shinogi and T. Hayashi, "An iterative improvement method for generating compact tests for IDDQ testing of bridging faults," IEICE Trans. INF & SYST., Vol. E81-D. No. 7, July 1998.
  9. T. Lee, I. N. Hajj, E. M. Rudnick, J. H. Patel, "Genetic-algorithm based test generation for current testing of bridging faults in CMOS VLSI circuits," IEEE VLSI Test Symposium, pp. 456-462, 1996.
  10. X. Wen, H. Tamamoto and K. Kinoshita, "IDDQ Test Vector Selection for Transistor Short Fault Testing," System and Computers in Japan, vol. 28, no. 5, 1997.