대한전자공학회논문지SD (Journal of the Institute of Electronics Engineers of Korea SD)

대한전자공학회 (The Institute of Electronics and Information Engineers)
권호 표지

65 nm CMOS 기술을 적용한 20 GHz 이하의 1 단 저잡음 증폭기 설계

Design Optimization of a One-Stage Low Noise Amplifier below 20 GHz in 65 nm CMOS Technology

  • 센예호 (서울대학교 전기컴퓨터공학부) ;
  • 이재홍 (서울대학교 전기컴퓨터공학부) ;
  • 신형철 (서울대학교 전기컴퓨터공학부)
  • Shen, Ye-Hao (School of Electrical Engineering and Computer Science, Seoul national University) ;
  • Lee, Jae-Hong (School of Electrical Engineering and Computer Science, Seoul national University) ;
  • Shin, Hyung-Cheol (School of Electrical Engineering and Computer Science, Seoul national University)
  • 발행 : 2009.06.25
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초록

20 GHz 이하의 주파수 범위에서 저잡음 증폭기의 성능지수를 최대화하기 위해 65 nm RF CMOS 기술을 이용하여 제작된 입력 트랜지스터의 바이어스 전압과 폭을 최적화하였다. 만일 13 GHz 보다 동작 주파수가 높을 경우, 보다 높은 이득을 확보하기 위해 2단 증폭기의 적용이 필요하였다. 또한 5 GHz 보다 낮을 경우, 제한된 범위 내에서의 전력소모를 제어하기 위해, 입력 트랜지스터의 게이트와 소스사이의 추가적인 커패시터를 삽입하였다. 본 논문은 20 GHz 이하에서 동작하는 1단 LNA의 전반적인 성능을 검토하였고, 본 접근법은 다른 CMOS LNA 설계 기술에 적용가능하다.

One-stage low noise amplifier (LNA) using 65 nm RF CMOS technology below 20 GHz is designed to find the optimal bias voltage and optimal width of input transistor so that the maximum figure of merit (FoM) has been achieved. If the frequency is higher than 13 GHz, the amplifier needs two-stage to achieve the higher gain. If the frequency is lower than 5 GHz, one additional capacitor between gate and source should be added to control the power under the limitation. This paper summarizes one-stage LNA overall performances below 20 GHz and this approach can also be applied to other CMOS technology of LNA designs.

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참고문헌

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