Journal of the Institute of Electronics Engineers of Korea SD (대한전자공학회논문지SD)

The Institute of Electronics and Information Engineers (대한전자공학회)
권호 표지

40Gb/s Clock and Data Recovery Circuit with Multi-phase LC PLL in CMOS $0.18{\mu}m$

LC형 다중 위상 PLL 이용한 40Gb/s $0.18{\mu}m$ CMOS 클록 및 데이터 복원 회로

  • Ha, Gi-Hyeok (Research Staff, I&C technology) ;
  • Lee, Jung-Yong (Research Staff, LG Electronics) ;
  • Kang, Jin-Ku (School of Electronic Engineering & Institute for Information and Electronics Research, Inha University)
  • 하기혁 (I&C 테크놀로지 연구원) ;
  • 이정용 (LG전자연구원) ;
  • 강진구 (인하대학교 전자공학과 및 정보전자공동연구소)
  • Published : 2008.04.25
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Abstract

40Gb/s CMOS Clock and Data Recovery circuit design for optical serial link is proposed. The circuit generates 8 multiphase clock using LC tank PLL and controls the phase between the clock and the data using the $2{\times}$ oversampling Bang-Bang PD. 40Gb/s input data is 1:4 demultiplexed and recovered to 4 channel 10Gb/s outputs. The design was progressed to separate the analog power and the digital power. The area of the chip is $2.8{\times}2.4mm^2$ for the inductors and the power dissipation is about 200mW. The chip has been fabricated using 0.18um CMOS process. The measured results show that the chip recovers the data up to 9.5Gb/s per channel(Equivalent to serial input rate of up to 38Gb/s).

본 논문은 광통신-시리얼 링크를 위한 40Gb/s 클록 및 데이터 복원 회로의 설계를 제안한다. 설계된 본 회로는 다중 위상을 생성하는 LC 탱크 PLL을 이용하여 8개의 샘플링 클록을 생성하고 $2{\times}$ 오버샘플링 구조의 뱅-뱅 위상 검출기를 이용하여 데이터와 클록의 위상을 조정한다. 40Gb/s의 입력 데이터가 샘플링을 거쳐서 1:4 디멀티플렉싱되어 4채널에 10Gb/s 출력으로 복원되는 구조로서 디지털과 아날로그의 전원을 분리하여 설계가 진행되었다. 인덕터를 사용하여 칩면적은 $2.8{\times}2.4mm^2$을 차지하고 전력소모는 약 200mW이다. 0.18um CMOS공정으로 칩 제작후 측정결과 채널당 악 9.5Gb/s 출력이 측정되었다(직렬입력 약 38Gb/s 해당).

Keywords

References

  1. S. I. Ahmed, Tad A. Kwasniewski, "Overview of oversampling clock and data recovery circuit", Electrical and Computer Engineering Canadian Conference on, pp. 1876-1881, May 2005
  2. 이성섭, 강진구, "레퍼런스 클록이 없는 3.125Gb/s 4X 오버샘플링 클록/데이터 복원 회로", 전자공학회논문지, 제43권, SD편, 제10호, 28-33쪽, 2006년 10월
  3. J. Savoj, B. Razavi, "A 10-Gb/s CMOS clock and data recovery circuit with a half-rate binary phase/frequency detector", IEEE J. Solid-State Circuits, vol. 38, pp 13-21, Jan. 2003 https://doi.org/10.1109/JSSC.2002.806284
  4. S. Byun, J. C. Lee, J. H. Shim, K. Kim, H. K. Yu, "A 10-Gb/s CMOS CDR and DEMUX IC with a quarter-rate linear phase detector", IEEE J. Solid-State Circuits, vol. 41, pp 2556-2576, Nov, 2006
  5. J. Lee, B. Razavi, "A 40-Gb/s clock and data recovery circuit in 0.18-$\mu\textrm{m}$ CMOS technology", IEEE J. Solid-State Circuits. vol 38, Dec, 2003
  6. J. Y. Lee, W. S. Lim, K. H. Ha, J. K. Kang, "10GHz LC tank multiphase PLL for 40Gb/s CDR", ITC-CSCC vol. 2, pp 137-140, July, 2006
  7. J. Lee, B. Razavi, "A 40-GHz frequency divider in 0.18$\mu\textrm{m}$ CMOS technology", IEEE J. Solid-State Circuits, vol. 39, Apr, 2004
  8. P. Heydari, R. Mohanavelu, "Disign of ultrahigh-speed low-voltage CMOS CML buffers and latches", IEEE Trans. VLSI Systems, vol. 12, Oct. 2004