Journal of the Institute of Electronics Engineers of Korea SD (대한전자공학회논문지SD)

The Institute of Electronics and Information Engineers (대한전자공학회)
권호 표지

A 12b 1kS/s 65uA 0.35um CMOS Algorithmic ADC for Sensor Interface in Ubiquitous Environments

유비쿼터스 환경에서의 센서 인터페이스를 위한 12비트 1kS/s 65uA 0.35um CMOS 알고리즈믹 A/D 변환기

  • Published : 2008.03.25
Download PDF
⟨ Previous Next ⟩

Abstract

This work proposes a 12b 1kS/s 65uA 0.35um CMOS algorithmic ADC for sensor interface applications such as accelerometers and gyro sensors requiring high resolution, ultra-low power, and small size simultaneously. The proposed ADC is based on an algorithmic architecture with recycling techniques to optimize sampling rate, resolution, chip area, and power consumption. Two versions of ADCs are fabricated with a conventional open-loop sampling scheme and a closed-loop sampling scheme to investigate the effects of offset and 1/f noise during dynamic operation. Switched bias power-reduction techniques and bias circuit sharing reduce the power consumption of amplifiers in the SHA and MDAC. The current and voltage references are implemented on chip with optional of-chip voltage references for low-power SoC applications. The prototype ADC in a 0.35um 2P4M CMOS technology demonstrates a measured DNL and INL within 0.78LSB and 2.24LSB, and shows a maximum SNDR and SFDR of 60dB and 70dB in versionl, and 63dB and 75dB in version2 at 1kS/s. The versionl and version2 ADCs with an active die area of $0.78mm^2$ and $0.81mm^2$ consume 0.163mW and 0.176mW at 1kS/s and 2.5V, respectively.

본 논문에서는 가속도 센서 및 자이로 센서 등과 같이 고해상도 및 작은 면적과 적은 전력 소모를 동시에 요구하는 센서 인터페이스 응용을 위한 12비트 1kS/s 65uA 0.35um CMOS 알고리즈믹 A/D 변환기 (ADC)를 제안한다. 제안하는 ADC는 재순환 기법을 이용한 알고리즈믹 구조를 사용하여 샘플링 속도, 해상도, 전력 소모 및 면적을 최적화하였으며, 일반적인 열린 루프 샘플링 기법을 적용한 버전1과 오프셋 및 플리커 잡음을 제거하여 동적 성능을 향상시키기 위해 닫힌 루프 샘플링 기법을 적용한 버전2로 각각 제작되었다. 또한 SHA와 MDAC 회로에는 스위치 기반의 전력 최소화 기법과 바이어스 공유 기법이 적용된 2단 증폭기를 사용하여 면적과 전력 소모를 최소화시켰다. 한편, 저전력, 소면적 구현을 위한 개선된 기준 전류 및 전압 발생기를 온-칩으로 집적하였으며, 시스템 응용에 파라 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.35um 2P4M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 12비트 해상도에서 각각 최대 0.78LSB, 2.24LSB의 수준을 보이며, 동적 성능으로는 1kS/s의 동작 속도에서 버전1, 버전2 각각 최대 60dB, 63dB 수준의 SNDR과 70dB, 75dB 수준의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 버전1, 버전2 각각 $0.78mm^2,\;0.81mm^2$ 이며 전력 소모는 2.5V 전원 전압과 1kS/s의 동작 속도에서 각각 0.163mW, 0.176mw이다.

Keywords

References

  1. P. W. Li, M. J. Chin, P. R. Gray, and R. Castello, "A Ratio-Independent Algorithmic Analog-to- Digital Conversion Technique," IEEE J. Solid-State Circuits, vol. 19, no. 6, pp. 828-836, Dec. 1984 https://doi.org/10.1109/JSSC.1984.1052233
  2. J. A. M. Jarvinen, M. Saukoski, and K. Halonen, "A 12-bit 32uW Ratio-Independent Algorithmic ADC," in Symp. VLSI Circuits Dig. Tech. Papers, June 2006, pp. 58-59
  3. N. Verma and A. P. Chandrakasan, "A 25uW 100kS/s 12b ADC for Wireless Micro-Sensor Applications," in ISSCC Dig. Tech. Papers, Feb. 2006, pp. 222-223
  4. H. S. Lee, "A 12-b 600kS/s Digitally Self- calibrated Pipelined Algorithmic ADC," IEEE J. Solid-State Circuits, vol. 29, no. 4, pp. 509-515, Apr. 1994 https://doi.org/10.1109/4.280701
  5. K. Satou, K. Tsuji, et al, "A 12 bit 1 MHz ADC with 1mW Power Consumption," in Proc. CICC, May 1994, pp. 515-518
  6. M. Furuta, S. Kawahito, T. Inoue, and Y. Nishikawa, "A cyclic A/D converter with pixel noise and column-wise offset cancellation for CMOS image sensors", in Proc. European Solid-State Circuits Conf. Sep. 2005, pp. 411-414
  7. G. Promitzer, "12-bit Low-Power Fully Differential Switched Capacitor Noncalibrating Successive Approximation ADC with 1 MS/s," IEEE J. Solid-State Circuits, vol. 37, no. 7, pp. 1138-1143, July 2001
  8. M. K. Mayes, et al., "A Low-Power 1 MHz, 25mW 12-bit Time-Interleaved Analog-to- Digital Converter," IEEE J. Solid-State Circuits, vol. 31, no. 2, pp. 169-178, Feb. 1996 https://doi.org/10.1109/4.487993
  9. S. Ramet, "A 13-bit, 160kHz, Differential Analog-to-Digital Converter," in ISSCC Dig. Tech. Papers, Feb. 1989, pp. 20-21, 276
  10. S. R. Norsworthy and I. G. Post, "A 13-bit, 160kHz Sigma-Delta A/D Converter for ISDN," in Proc. CICC, May 1988, pp. 21.3.1 - 21.3.4
  11. R. T. Baird and T. S. Fiez, "A 14-bit 500kHz Delta-Sigma ADC with 16 Times Oversampling," in Proc. CICC, May 1995, pp. 199-202
  12. S. Zhou and M. C. F. Chang, "A CMOS Passive Mixer With Low Flicker Noise for Low-Power Direct-Conversion Receiver," IEEE J. Solid-State Circuits, vol. 40, pp. 1084-1093, May 2005 https://doi.org/10.1109/JSSC.2005.845981
  13. S. C. Lee, et al., "A 10bit 400MS/s 160mW $0.13{\mu}m$ CMOS Dual-Channel Pipeline ADC Without Channel Mismatch Calibration," IEEE J. Solid -State Circuits, vol. 41, pp. 1596-1605, July 2006 https://doi.org/10.1109/JSSC.2006.873862
  14. S. T. Ryu, B. S. Song, and K. Bacrania, "A 10-bit 50-MS/s Pipelined ADC With Opamp Current Reuse," IEEE J. Solid-State Circuits, vol. 42, pp. 475-485, Mar. 2007 https://doi.org/10.1109/JSSC.2006.891718
  15. Y. J. Cho and S. H. Lee, "An 11b 70MHz 1.2 mm2 49mW 0.18 um CMOS ADC with on-chip current/voltage references," IEEE Trans. Circuits Syst. I, vol. 52, no. 10, pp.1989-1995, Oct. 2005 https://doi.org/10.1109/TCSI.2005.853251