Abstract
H.264 video compression in digital multimedia broadcasting (DMB) shows significantly high compression ratio over conventional algorithms, while its required hardware cost and power consumption are also $3{\sim}5$ times larger. Consequently, low-hardware-cost and low-power H.264 decoder SoC is essential for commercial digital multimedia broadcasting terminals. This paper describes low-power design and implementation of core blocks in H.264 decoder SoC.
디지털 멀티미디어 방송 (DMB)에 사용되는 영상 압축 기법인 H.264는 기존 기법에 비해 매우 높은 압축률을 보이지만 요구되는 하드웨어 크기 및 전력 소모도 기존 기법의 $3{\sim}5$배에 달한다. 따라서 상업적인 디지털 멀티미디어 방송 단말기를 위해서는 하드웨어 크기 및 전력 소모를 크게 줄인 H.264 복호기 SoC가 필수적이다. 본 논문에서는 H.264 복호기 SoC를 구성하는 주요 블록의 저전력 설계 및 구현에 대해 논한다.
