아리랑 위성 2호의 시간동기

In a satellite time management system, the GPS-based clock synchronization technique[1] has the merits of precision time management by knowing the time difference or the error between the OBT(On Board Time) of the internal processors and GPS time every second. It can be realized employing the DPLL(Digital Phase Loop Lock) and FEP(Front End Processor) circuitry for the clock synchronization[2]. In this paper, a refined DPLL & FEP scheme is proposed to provide the precision, stability and robustness of the operation, which is to compensate the errors and noise of the GPS signal, and also to cope with the case when the GPS signal is lost due to several reasons. The simulation and HIL (Hardware In the Loop) test results using the FM(Flight Model) in the course of KOMPSAT-2(Korea Multi Purpose Satellite-2) design and development are illustrated to demonstrate the salient features of this methodology.

일반적으로 위성에 장착된 GPS 수신기는 GPS 위성으로부터 항법 신호를 받아서 위성의 위치, 시간 및 속도 정보를 제공하는 것을 주요 목적으로 하고 있다. 이러한 정보를 근거로 위성의 현재 위치정보 및 임무 수행을 위한 정보를 유도하게 된다. 2005년 발사예정인 아리랑 위성2호는 GPS 수신기에서 나오는 IPPS 신호를 위성체 각 프로세서의 기준시간으로 사용되며 DPLL, FEP회로 및 운용소프트웨어(FSW)에 의하여 동작된다. 본 논문에서는 아리랑 위성2호(KOMPSAT-2,이하 K2)의 시간동기구조에 대한 구조 및 설계에 대한 뿐 아니라 정밀도 분석 및 시험결과등 전 과정에 대한 내용을 기술하였다.