Journal of the Institute of Electronics Engineers of Korea SC (전자공학회논문지SC)

The Institute of Electronics and Information Engineers (대한전자공학회)
권호 표지

Improvement of Linearity in Delay Cell Loads for Differential Ring Oscillator

지연 셀의 부하 저항 선형성을 개선한 차동 링 발진기

  • 민병훈 (전북대학교 전자정보공학부) ;
  • 정항근 (전북대학교 전자정보공학부)
  • Published : 2003.11.01
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Abstract

In this paper, the issue of the differential ring oscillator in designing low phase noise is linearity improvement of delay cell's load resistor. A novel differential delay cell that improves on the Maneatis load is proposed. The linearity improvement of load resistor results in lower phase noise in ring oscillator. For comparison of the phase noise characteristics, Ali Hajimiri's phase noise model is used. In order to have a low ISF(impulse sensitivity function), it is important to have a symmetry between rise time and fall time of oscillation waveform. The ISF value of ing oscillator based on the proposed delay cell is lower than that of the existing ring oscillators. Due to this result, the phase noise is improved by 2~3dBc/Hz for the same power dissipation and oscillation frequency.

본 논문에서는 차동 링 발진기의 위상 잡음 특성을 향상시키기 위해 선형성을 개선한 차동 지연 셀을 소개한다. 기존의 가변 부하 저항을 사용한 차동 링 발진기는 넓은 주파수 튜닝 영역을 갖는 대신 가변 부하저항으로 사용한 MOSFET 소자의 비선형성으로 인해 위상 잡음 특성이 좋지 않았다. 이러한 문제점을 극복하기 위해, 가변 부하 저항의 선형성을 개선한 새로운 차동 지연 셀을 제안하였다. 제안한 지연 셀의 가변 부하 저항은 기존의 가변 부하 저항 보다 30%이상 선형성을 개선하였음을 확인하였다. 위상 잡음 특성을 비교하기 위해, Ali Hajimiri가 제안한 링 발진기의 위상 잡음 모델을 사용하였다. 제안한 지연 셀로 차동 링 발진기를 구성하여 위상 잡음 특성을 구한 결과, 같은 발진 주파수와 같은 전력소모에서 기존의 링 발진기보다 2∼3㏈c/㎐ 이상의 위상 잡음 특성이 향상된 결과를 얻게 되었다.

Keywords

References

  1. A. W. Buchwald, et al., 'A 6-GHz integrated phase-locked loop using AlGaAs/Ga/As heterojunction bipolar transistors,' IEEE JSSC, vol. 27, pp. 1752-1762, December, 1992 https://doi.org/10.1109/4.173102
  2. W. D. Liewellyn, et al., 'A 33Mbi/s data synchronizing phase-locked loop circuit,' in ISSCC Dig. Tech. Papers, pp. 12-13, February, 1988
  3. Ian A.Young, et al., 'A PLL Clock Generator with 5 to 110MHz of Lock Range for Micro processors,' IEEE JSSC, vol. 27, pp. 1599-1607, November, 1992 https://doi.org/10.1109/4.165341
  4. B. Kim and P. Gray, 'A 30MHz hybrid analog/digital clock recovery circuit in $2-{\mu}m$ CMOS,' IEEE JSSC, vol. 25, pp. 1385-1394, December, 1990 https://doi.org/10.1109/4.62166
  5. John G.Maneatis and Mark A. Horowitz, 'Precise Delay Generation Using Coupled Oscillators,' IEEE JSSC, vol. 28, pp. 1273-1282, December, 1993 https://doi.org/10.1109/4.262000
  6. Liang Dai and Ramesh Harjani, 'Comparison and Analysis of Phase Noise Ring Oscillators,' IEEE International Symposium on Circuits and Systems, pp. 77-80, May, 2000 https://doi.org/10.1109/ISCAS.2000.857367
  7. S. I. Gierkink, et al., 'Intrinsic 1/f device noise reduction and its effect on phase noise in CMOS ring oscillators,' IEEE JSSC, vol. 34, pp. 1022-1025, July, 1999 https://doi.org/10.1109/4.772418
  8. Ali Hajimiri, et al., 'Jitter and Phase Noise in Ring Oscillators,' IEEE JSSC, vol. 34, pp. 790-804, June, 1999 https://doi.org/10.1109/4.766813
  9. Thomas H.Lee and Ali Hajimiri, 'Oscillator Phase Noise: A Tutorial,' IEEE JSSC, vol. 35, pp. 326-336, March, 2000 https://doi.org/10.1109/4.826814