• ETRI Journal
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• 제28권4호
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• pp.525-528
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• 2006

In this letter, we present a design of a single chip video decoder called advanced mobile video ASIC (A-MoVa) for mobile multimedia applications. This chip uses a mixed hardware/software architecture to improve both its performance and its flexibility. We designed the chip using a partition between the hardware and software blocks, and developed the architecture of an H.264 decoder based on the system-on-a-chip (SoC) platform. This chip contains 290,000 logic gates, 670,000 memory gates, and its size is $7.5\;mm{\times}7.5\;mm$ (using 0.25 micron 4-layers metal CMOS technology).

• 전기학회논문지P
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• 제52권2호
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• pp.85-90
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• 2003

This paper has presented the efficient implementation of MPEG-4 simple profile video decoder, which is used as video compression standard in mobile video communication. We have used the ARM9 processor in implementing this MPEG-4 simple profile, which requires much processing power and low power implementation. At first we implemented with C-language under the PC environment with ADS(ARM Developer Suite) environment, and then we have tried to reduce a clock cycle for a power consumption optimization through conversion an assembly language for C-code partly. We have verified the processor is operated at 22.47MHz operation after optimization, but 148MHz before optimization.

• 전자공학회논문지
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• 제51권5호
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• pp.114-124
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• 2014

HEVC는 JCT-VC에 의해 개발된 최신 비디오 코딩 표준이다. HEVC는 H.264/AVC에 비해 약 2배의 주관적 코딩효율을 제공한다. HEVC 개발의 주요목표 중 하나는 UHD급 비디오를 효율적으로 코딩하는 것이기 때문에, HEVC는 UHD급 비디오를 코딩하는데 널리 사용될 것으로 예측된다. 이러한 고해상도 비디오의 복호화는 많은 양의 메모리 접근을 발생시키기 때문에 복호화 시스템은 고대역폭의 메모리 시스템 및 내부 통신 아키텍처가 필요하다. 이러한 요구사항을 파악하기 위해서 본 논문은 HEVC 복호화기의 메모리 접근 복잡도를 분석한다. 우리는 먼저 임베디드 프로세서와 데스크탑에서 동작하는 소프트웨어 HEVC 복호화기의 메모리 접근량을 측정하였다. 또한 우리는 HEVC 복호화기의 데이터흐름을 분석하여 HEVC 복호화기의 메모리 대역폭 모델을 만들었다. 측정결과, 소프트웨어 복호화기는 6.9~40.5GB/s의 DRAM 접근을 하였다. 또한 분석결과에 따르면 하드웨어 복호화기는 2.4GB/s의 DRAM 대역폭을 요구하는 것으로 파악된다.

• 한국통신학회논문지
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• 제23권8호
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• pp.2120-2130
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• 1998

본 논문은 네트워크를 기반으로 한 객제 지향형 영상 처리를 하는 프로그램이 가능한 MPEG 디코더 설계를 다룬다. 설계된 MPEG 디코더는 객체 지향형 프로그램을 지원할 수 있도록 스택 버퍼를 이용한 콘트롤러를 내장하고 있어서 객체에 기반한 영상 처리에 효과적이며, 소프트웨어 지향적인 영상 표준에 적용되도록 다양한 포맷의 입력 데이터 처리가 가능하다. 또한 벡터 연산부에서는 MPEG-4의 반화소 단위 처리와 고급 모드 보상(Compensation), 예측(Prediction)이 가능하며, SA(Shape Adaptive)-IDCT 가 가능하다. 또한 벡터 처리기 내에 절대값기, 반감기를 두어 인코더로 확장할 수 있도록 하였다. 설계 및 검증은 $0.6{\mu}{\textrm{m}}$ 5-Volt CMOS TLM(Three Layer Metal) COMPASS 라이브러리를 이용하였다.

• 대한전자공학회논문지SP
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• 제48권2호
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• pp.53-64
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• 2011

본 논문은 분산 비디오 코딩을 위하여, 수신된 움직임 벡터 기반으로 보조정보의 채널의 상태를 예측하는 기법을 제안한다. 제안한 복호기는 보조정보의 움직임 벡터를 측정하여 부호기로 전송한다. 부호기는 수신된 움직임 벡터를 기반으로 복호기의 보조정보와 동일한 예측 보조정보를 생성함으로써, 복호기의 보조정보의 성능을 측정하고, 이를 복호기로 전송한다. 또한 복호기는 수신된 오류 정보를 통하여 정확한 교차확률을 적응적으로 적용한다. 제안하는 방법은 정확한 신뢰도를 전파함으로써, 채널 복호기의 복잡도를 감소시킬 수 있으며, 적은 패리티 비트로 높은 오류정정 성능을 나타낼 수 있다. 실험 결과, 제안한 방법이 기존의 방법들과 대비하여, 비트-왜곡 성능이 증가하고 복잡도가 감소한 것을 확인 할 수 있다.

• 한국통신학회논문지
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• 제33권10C호
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• pp.805-812
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• 2008

H.264 기술은 차세대 동영상 코덱 표준의 핵심으로 간주되고 있다. 유럽을 포함하여 많은 나라에서는 HD 방송을 위한 동영상 코덱 표준으로 H.264 기술을 사실상 지정해 놓고 있는 실정이다. 하지만 복잡한 알고리즘 사용으로 인해 HD급 영상의 경우에는 아직도 데스크탑 컴퓨터에서조차 실시간 복호화가 어려운 상황이다. 본 논문에서는 실시간으로 동작이 보장되는 H.264 소프트웨어 동영상 복호기를 구현하기 위해서 복호화 과정의 일부를 제한하고, 이에 따른 화질열화가 최소가 되는 알고리즘들을 적응적으로 선택하는 H.264 복호기를 제안한다. 제안하는 H.264 복호기는 PC 환경에서 모의실험을 통해 성능을 비교 및 검증하였다. 그 결과 실시간 복호화가 어려운 환경에서 제안하는 복호기를 사용하였을 경우 대부분 최소한의 화질 열화와 함께 실시간 복호화를 만족하는 결과를 보였다.

• 방송공학회논문지
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• 제15권1호
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• pp.112-121
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• 2010

분산 동영상 코딩(Distributed Video Coding)은 기존의 동영상 코딩과 다르게 인코더와 디코더 사이의 복잡도 분배가 가능한 새로운 코딩 방식이다. 본 논문에서는 단계적 움직임 예측을 이용하여 인코더와 디코더의 복잡도를 분배하는 방법을 제안한다. 인코더에서는 부분적으로 움직임 예측을 수행하여 그 결과를 디코더로 전송하고, 디코더는 이를 받아 좁혀진 범위 내에서 남은 움직임 예측을 수행하게 된다. 인코더에서 어느 정도 복잡도를 감당할 수 있을 때 인코더와 디코더 사이의 복잡도 분배 비율의 조절이 가능하다. 이를 통해 복잡도 분배 비율과 압축효율과의 상관성을 알아볼 수 있는데, 인코더의 복잡도 상승에 의한 압축효율 향상율이 디코더 복잡도 상승에 의한 압축효율 향상율보다 훨씬 크다는 것을 알 수 있다. 제안 방법을 통해 단말기의 성능이나 채널 상황에 따라 인코더와 디코더 사이의 복잡도를 적응적으로 분배하고 그에 따라 코딩 성능을 조절할 수 있다.

• 한국정보통신학회논문지
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• 제14권3호
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• pp.621-627
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• 2010

본 논문에서는 SVC 복호화기에서 각 계층간 Inter layer 업-샘플링을 효과적으로 구현하기 위한 하드웨어 구조를 제안한다. 제안하는 구조에서 수직, 수평 방향 업-샘플링을 위한 register bank와 보간 모듈이 설계된다. 제안 구조를 사용하여 SRAM 메모리가 감소되고 JSVM과 비교해서 약 41%의 메모리 밴드위스가 감소되었다.

• 디지털콘텐츠학회 논문지
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• 제6권3호
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• pp.169-174
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• 2005

본 논문은 Verilog HDL로 FPGA에 JPEG Decoder를 구현하여 TV에 JPEG 영상을 디스플레이 하기 위한 JPEG Image Display Board 설계 방법을 제안한다. 본 논문은 FPGA에 Decoder Algorithm을 구현하기 위한 효율적인 방안을 제시하였으며 JPEG Decoder Algorithm은 JPEG Standard Baseline에 기준으로 하여 설계 하였다. 압축된 JPEG bit stream을 저장하기 위하여 Nand Flash Memory를 사용하였으며, JPEG Decoding된 영상을 TV화면에서 확인하기 위하여 Video Encoder를 사용하였다. 또 한 JPEG 영상에 Text data를 쓰기 위하여 YCbCr의 출력 bit를 RGB 24bit로 변환하였다. Video Encoder에 변환된 RGB Data를 동기시켜 출력하기 위하여 CVBS 입력을 Sync Separator에 의해 Hsync, Vsync, Sync, Field signal로 분리하였다. 또한 Display B/D상의 스위치를 통하여 JPEG 모드와 일반영상 모드를 선택할 수 있게 입증하였다.

• IEIE Transactions on Smart Processing and Computing
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• 제5권6호
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• pp.418-429
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• 2016

In this paper, we propose a hybrid Wyner-Ziv video coding structure that combines conventional motion predictive video coding and Wyner-Ziv video coding to eliminate the feedback channel, which is a major practical problem in applications using the Wyner-Ziv video coding approach. The proposed method divides a hybrid frame into two regions. One is coded by a motion predictive video coder, and the other by the Wyner-Ziv coding method. The proposed encoder estimates side information with low computational complexity, using the coding information of the motion predictive coded region, and estimates the number of syndrome bits required to decode the region. The decoder generates side information using the same method as the encoder, which also reduces the computational complexity in the decoder. Experimental results show that the proposed method can eliminate the feedback channel without incurring a significant rate-distortion performance loss.