• 대한전자공학회논문지SD
• /
• 제39권11호
• /
• pp.62-71
• /
• 2002

본 논문은 고속의 FFT 연산을 위한 DSP(Digital Signal Processor) 명령어와 그 하드웨어 구조를 제안한다. 제안된 명령어는 MAC 연산에 의존하는 기존의 DSP 칩과는 다른 새로운 연산 과정을 수행한다. 본 논문은 새로운 명령어의 원활한 수행을 위한 데이터 연산 유닛(Data Processing Unit : DPU)의 하드웨어 구조를 제안한다. 제안된 명령어 및 하드웨어 구조는 기존의 DSP 칩과 비교하여 FFT 연산 속도가 2배 향상되었다. 제안된 구조는 Verilog HDL을 사용하여 설계되었으며 0.35 ${\mu}m$ 표준 셀 라이브러리를 사용하여 수행되었다. 분석 결과 최대 동작 주파수는 약 144.5 MHz이다.

• 전기전자학회논문지
• /
• 제20권1호
• /
• pp.107-110
• /
• 2016

본 논문에서는 IoT 시스템을 위한 IEEE 802.15.4 LR-WPAN 868/915 MHz 대역 ZigBee 송수신기를 설계하고 구현하였다. IEEE 802.15.4 LR-WPAN에서 권고하는 ${\pm}80ppm$의 주파수 오프셋에서도 동작이 가능한 비간섭성 방식의 복조 알고리즘을 적용하였으며, 모드에 따라 가변 데이터 전송률을 지원하도록 구현하였다. 또한 SPI 통신 모듈을 탑재하여 다양한 MCU에 연결하여 사용이 가능하다. 설계된 ZigBee 송수신기는 Verilog HDL로 기술하고 $0.18{\mu}m$ 공정에서 합성 및 검증하였으며 게이트 수는 약 32,000 게이트였다.

• 전기전자학회논문지
• /
• 제19권2호
• /
• pp.254-259
• /
• 2015

CABAC은 문맥 기반 적응적 이진 산술 부호화 방식으로, 이전까지 부호화 된 심볼들의 정보를 이용하여 확률을 업데이트하여 부호화 효율을 높이는 기법이다. 문맥 모델러는 통계적 상관성을 고려하여 심볼에 따라 확률 모델을 설계하는 CABAC의 핵심 블록으로서, 본 논문에서는 문맥 모델러의 효율적인 하드웨어 아키텍쳐를 제안한다. Verilog HDL로 기술되어 0.18 um 공정으로 설계된 문맥 모델러는 메모리를 포함하여 29,832개의 게이트로 이루어져 있으며, 최대 동작속도는 200 MHz, 최대 처리율은 200 Mbin/s이다.

• 전기전자학회논문지
• /
• 제20권3호
• /
• pp.326-329
• /
• 2016

HEVC CABAC 부호화기에서는 이진 산술 부호화를 수행하기 전에 구문 요소를 이진 값으로 변환하는 과정이 선행된다. 따라서 HEVC CABAC 복호화기에서도 이진 산술 복호화기를 통해 이진 값으로 나타낸 구문 요소들을 원래의 값으로 역이진화 하는 역이진화기를 필요로 한다. 본 논문에서는 구문 요소의 종류를 파악하여 이진 값의 병합을 수행하는 제어기와, 제어기로부터 병합된 이진 값을 원래의 구문 요소로 변환시키는 엔진으로 구성된 역이진화기의 구조를 제안하고 이를 구현하였다. 설계된 역이진화기는 Verilog HDL로 기술하고 0.18um 공정에서 합성 및 검증하였으며, 하드웨어 크기는 3,114 게이트이고 최대 동작 속도는 220 MHz이다.

• 전기전자학회논문지
• /
• 제21권3호
• /
• pp.240-243
• /
• 2017

차량 내부의 전자 장치가 급증함에 따라 CAN(controller area network)에 데이터 병목 현상이 발생하기 시작했다. 이에 따라 CAN을 개량한 CAN-FD(CAN with flexible data rate) 버스가 개발되었는데, 버스 중재 단계(arbitration phase)에서는 CAN과 동일한 속도로 전송하되 데이터 전송 단계(data phase)에서는 훨씬 빠른 속도로 전송함으로서 호환성과 효율성을 모두 높였다. 본 논문에서는 CAN-FD 규격 1.0과 CAN 규격 2.0A, 2.0B를 모두 만족하는 CAN-FD 제어기를 Verilog HDL를 사용하여 설계하고 FPGA로 구현한 뒤 동작을 검증하였다. 0.18um 공정을 사용하여 합성한 결과는 약 46,300 게이트이다.

• 한국통신학회논문지
• /
• 제27권6C호
• /
• pp.594-600
• /
• 2002

일반적인 시프트 연산과 더불어, 비트 분할 시프트 및 멀티미디어 데이터의 다양한 형식변환이 가능한 데이터 처리기가 제안되었다. 데이터 형식 변환 연산과 시프트 연산의 유사점을 최대한 이용하여, Barrel 시프터를 변형하여, 약간의 interconnection을 추가함으로써, 최소의 하드웨어로써 두 개의 연산을 통합 처리 가능하도록 하였다. 제안된 데이터 처리기는 크게 일반적인 시프트 연산과 pack 연산을 수행하는 시프터 블록파 unpack 연산 등을 수행하는 블록으로 구성된다. 제안된 데이터 처리기는 Verilog HDL를 사용하여 설계되었으며, Compass 0.6$\mu\textrm{m}$ standard cell library를 사용하여 VLSI 구현된 결과에 대하여 논의된다

• 한국통신학회논문지
• /
• 제27권10C호
• /
• pp.980-986
• /
• 2002

하나의 클럭원으로 동기 되는 고속의 데이터 통신 시스템에서, 데이터와 클럭 사이의 다른 라우팅 경로나, 부품들의 다른 전달지연시간 또는 외부 잡음에 의한 데이터나 클럭의 불안정한 위상과 같은 여러 이유들로 인해 데이터를 잃어버릴 수가 있다. 본 논문에서는 이렇게 잃어버린 데이터를 탐지하고 원래의 데이터로 복원하여 보상 출력하는 기능을 갖는 디지털 회로를 제안하고 구현을 기술한다. 특히, 이러한 보상회로는 광 분야등과 같이 고속의 데이터 전송을 위한 통신 시스템에서 강한 안정성을 가지며 BER개선에 상당히 크게 영향을 준다. 이 회로는 Verilog HDL로 구현이 되었으며 통신 및 데이터 전송관련 디지털 ASIC구현에 기본적으로 응용이 가능하다.

• 한국통신학회논문지
• /
• 제29권10C호
• /
• pp.1451-1459
• /
• 2004

이 논문에서는 MP3에 사용되는 32-point IMDCT 블록의 저전력 hard-wired 구조를 제안하였다. 행렬의 재배열을 통하여 16, 8, 4, 2, 1 cycle에 동작하는 5개의 multirate block을 유도함으로서 저전력 systolic 구조를 제안하였다. 각각의 sub-block들의 곱셈 구현은 덧셈기와 쉬프트로 구현하는 CSD(Cainmic signed digit) 방식을 채택하여 덧셈의 수를 줄임으로서 전력소모를 감소시켰다. 또한 각각의 sub-block들의 전력소모를 더욱 감소시키기 위하여 common sub-expression sharing 방식을 채용함으로서 덧셈의 연산량을 더욱 감소시킨 구조를 제안하였다. 그 결과, 2의 보수형을 사용하는 구조와 비교하여 58.4%의 상대 전력소모를 줄일 수 있었다. 또한 하드웨어 구현을 Verilog-HDL코팅을 통하여 시뮬레이션 함으로서 구조가 정확하게 동작함을 확인하였다.

• 한국통신학회논문지
• /
• 제33권8A호
• /
• pp.821-828
• /
• 2008

본 논문에서는 UWB 시스템에서 사용되는 RS(23,17)부호의 복호기를 최적화하여 설계하였다. 제안된 복호기는 파이프 라인 구조를 갖는 수정된 유클리드(pipeline structured - modified Euclidean) 알고리즘을 사용한다. 먼저, 기존의 PE 블록 구조를 수정하여 효율적인 PE 블록 구조를 제안하고, 차수(degree) 계산이 필요 없는 복호 알고리즘을 제안한다. 또한, Chien 탐색 알고리즘, Forney 알고리즘, FIFO 크기를 UWB 규격에 최적화 시켜, 작은 복호 지연(latency) 및 하드웨어 복잡도를 가지도록 하였다. 제안된 복호기는 Verilog HDL을 사용하여 구현되었고, 삼성 65nm library를 이용하여 합성한 결과, 실제 ASIC을 제작했을 경우에 250MHz정도까지는 동작이 보장된다고 볼 수 있으며, gate count는 17,628이다.

• 한국정보통신학회:학술대회논문집
• /
• 한국정보통신학회 2017년도 추계학술대회
• /
• pp.584-586
• /
• 2017

본 논문에서는 인터넷 장치의 보안을 위해 경량 대칭 암호화와 경량 인증을 통합 한 하드웨어 아키텍처를 제안한다. 암호화 핵심은 PRESENT 알고리즘과 제안된 새로운 경량 암호화 알고리즘으로 구성된다. 또한 HB 및 HB +, HB-MP, HB-MP + 인증 알고리즘들을 포함한다. 통합 보안 시스템은 Verilog HDL을 사용하여 설계되었으며 Modelsim SE 및 Xilinx Design Suite 14.3 프로그램을 사용하여 검증 및 합성되었다. 제안하는 암호화 코어 하드웨어 구조는 Spartan6 FPGA 장치에서 합성한 결과 189Mhz 주파수와 1130개 슬라이스를 가진다.