• 정보처리학회논문지A
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• 제11A권2호
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• pp.115-122
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• 2004

본 논문에서는 전류모드 CMOS를 사용하여 다치 가산기 및 다치 승산기를 구현하였으며, 먼저 효과적인 집적회로 설계 이용성을 갖는 전류모드 CMOS를 사용하여 3치 T-게이트와 4치 T-게이트를 구현하였다. 구현된 다치 T-게이트를 조합하여 유한체 $GF(3^2)$의 2변수 3치 가산표와 승산표를 실현하는 회로를 구현하였으며, 이들 다치 T-게이트를 사용하여 유한체 $GF(4^2)$의 2변수 4치 가산표와 승산표를 실현하는 회로를 구현하였다. 또한, Spice 시뮬레이션을 통하여 이 회로들에 대한 동자특성을 보였다. 다치 가산기 및 승산기들은 $1.5\mutextrm{m}$ CMOS 표준 기술의 MOSFET 모델 LEVEL 3을 사용하였고, 단위전류는 $15\mutextrm{A}$로 하였으며, 전원전압은 3.3V를 사용하였다. 본 논문에서 구현한 전류모드 CMOS의 3치 가산기와 승산기, 4치 가산기와 승산기는 일정한 회선경로 선택의 규칙성, 간단성, 셀 배열에 의한 모듈성의 이점을 가지며 특히 차수 m이 증가하는 유한체의 두 다항식의 가산 및 승산에서 확장성을 가지므로 VLSI화 실현에 적합한 것으로 생각된다.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 1998년도 The Third Asian Fuzzy Systems Symposium
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• pp.537-542
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• 1998

Logic functions such as fuzzy switching functions and multiple-valued Kleenean functions, that are models of Kleene algebra have been studied as foundation of fuzzy logic. This paper deals with a new kinds of functions-fuzzy switching functions with constants-which have features of both the above two kinds of functions . In this paper, we propose new canonical forms for enumerating them. They are much useful to estimate simply the number of fuzzy switching functions with constants.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1995년도 하계학술대회 논문집 B
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• pp.689-691
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• 1995

In this paper, a fault detection and isolation unit(FDIU) for a centrifugal pump system driven by DC-motor is proposed. The proposed scheme can be classified into the dedicated observer scheme(DOS). A fuzzy logic based inference engine is adopted for the isolation of each faults. Having the fuzzy inference engine, the proposed FDIU resolve a few important problems of the conventional DOSs with conventional two valued logic. The ouputs of the proposed FDIU are not "ith fault occurred" but the grade of memberships that indicate the consistency of observered symptoms(residuals) with each fault symptoms stored in the rule base. The ouputs can easily be transferred to the ranking of the fault possibilities and it will provide very useful informations in monitoring the process. The simulation results show that the FDIU has very good diagnostic ability even in the noisy environment.

• 대한전자공학회논문지
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• 제27권3호
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• pp.31-39
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• 1990

입력 디코더(decoder)가 달린 AND-EXOR형 PLA(programmable logic array)의 간단한 문제는 다치(Multiple-Value)입력 2치 출력 함수를 표현하는 ESOP(배타적 논리화를 이용한 적화형 논리식)의 간단한 문제에 대응한다. 본 논문에서는 5종류 적항의 변형 규칙(rule)을 이용한 ESOP의 간단한 알고리듬을 제안한다. 본 알고리듬에 의해 많은 산술회로의 데이타에 대해서 간단화를 행하였다. 그 결과, 1비트 입력디코더 및 2비트 입력디코더가 달린 PLA의 어느쪽에도 같은 예로써, AND-OR형 PLA 보다 AND-EXOR형 PLA의 쪽이 적은 적항수로 실현될 수 있었다.

• 전기전자학회논문지
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• 제8권2호
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• pp.172-180
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• 2004

본 논문에서는 다치 논리회로를 구현하는 방식 중 전압 모드 방식에서 $neuron(\nu)MOS$ Down-literal circuit(DLC)의 다중 문턱전압 성질을 이용하여 유한체 $GF(3^m)$상에서 모든 항의 계수가 존재하는 기약 다항식에 대한 승산 알고리즘(AOTP)을 적용한 병렬 입-출력 모듈 구조의 승산기의 회로를 제안하였다. 3치 입력 신호가 인가되는 승산기는 뉴런모스 DLC를 이용하여 모듈화되고, 모듈에서 변환된 3치 입력 신호를 Pass 게이트를 통해서 선택하는 방식으로 승산 및 가산 게이트를 구현하였다. 설계된 승산기의 회로들은 +3V의 단일 공급 전원에서 $0.35{\mu}m$ N-well double-poly four-metal CMOS 공정의 모델 파라미터를 사용하여 모의실험이 수행되었다. 모의실험 결과를 통하여 승산기는 샘플링 레이트가 3MHz, 소비전력은 $4{\mu}W$, 출력은 ${\pm}0.1V$이내의 전압레벨을 유지하는 것을 알 수 있다.

• 융합신호처리학회논문지
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• 제2권3호
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• pp.102-109
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• 2001

본 논문에서는 GF($P^{m}$ )상에서의 새로운 승산 알고리듬과 승산기 구성법을 나타내었다. 유한체 상에서의 두 원소에 대한 승산공식을 유도하였고 유도된 수식에 의해 승산기를 구성하였다. 적용예로 GF(3) 승산 모듈과 덧셈 모듈을 전류 모드 CMOS 기법을 적용하여 구현하였다. 이러한 모듈을 기본 모듈로 사용하여 GF(3$^{m}$ )승산기를 설계하였고 SPICE를 통하여 검증하였다. 제시된 승산기는 규칙적인 셀 구조를 사용하였고 단순히 규칙적인 내부 결선으로 구성된다. 따라서, 유한체 상에서 차수가 m 차로 증가하는 승산에 대해서도 간단히 확장이 가능하다.

• 한국정보과학회논문지:소프트웨어및응용
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• 제26권8호
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• pp.1010-1017
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• 1999

불완전한 계획 영역 이론은 오류 영역(noisy domain)에서 하나의 상태에 상반된 연산자들이 적용되는 불일치성 문제를 야기할 수 있다. 이 문제를 해결하기 위해서 본 논문은 상태를 기술하기 위해 다치 논리를 도입하여 제어지식으로서의 부정적 선행조건을 학습하는 새로운 방법을 제안한다. 기계에는 알려지지 않은 이러한 제어지식이 인간에게는 반대개념으로 잠재적으로 사용되고 있다. 이러한 잠재된 개념을 학습하기 위해 본 논문은 반대 연산자들로 구성된 사이클을 영역이론으로부터 기계적으로 생성하고, 이 연산자들에 대한 실험을 통해 반대 리터럴(literal)들을 추출한다. 학습된 규칙은 불일치성을 방지하면서 동시에 중복된 선행조건을 제거하여 연산자를 단순화시킬 수 있다.Abstract An incomplete planning domain theory can cause an inconsistency problem in a noisy domain, allowing two opposite operators to be applied to a state. To solve the problem, we present a novel method to learn a negative precondition as control knowledge by introducing a three-valued logic for state description. However, even though the control knowledge is unknown to a machine, it is implicitly known as opposite concept to a human. To learn the implicit concept, we mechanically generate a cycle composed of opposite operators from a domain theory and extract opposite literals through experimenting the operators. A learned rule can simplify the operator by removing a redundant precondition while preventing inconsistency.

• Journal of Communications and Networks
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• 제13권5호
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• pp.481-493
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• 2011

Multiple-input multiple-output (MIMO) technology provides high data rate and enhanced quality of service for wireless communications. Since the benefits from MIMO result in a heavy computational load in detectors, the design of low-complexity suboptimum receivers is currently an active area of research. Lattice-reduction-aided detection (LRAD) has been shown to be an effective low-complexity method with near-maximum-likelihood performance. In this paper, we advocate the use of systolic array architectures for MIMO receivers, and in particular we exhibit one of them based on LRAD. The "Lenstra-Lenstra-Lov$\acute{a}$sz (LLL) lattice reduction algorithm" and the ensuing linear detections or successive spatial-interference cancellations can be located in the same array, which is considerably hardware-efficient. Since the conventional form of the LLL algorithm is not immediately suitable for parallel processing, two modified LLL algorithms are considered here for the systolic array. LLL algorithm with full-size reduction-LLL is one of the versions more suitable for parallel processing. Another variant is the all-swap lattice-reduction (ASLR) algorithm for complex-valued lattices, which processes all lattice basis vectors simultaneously within one iteration. Our novel systolic array can operate both algorithms with different external logic controls. In order to simplify the systolic array design, we replace the Lov$\acute{a}$sz condition in the definition of LLL-reduced lattice with the looser Siegel condition. Simulation results show that for LR-aided linear detections, the bit-error-rate performance is still maintained with this relaxation. Comparisons between the two algorithms in terms of bit-error-rate performance, and average field-programmable gate array processing time in the systolic array are made, which shows that ASLR is a better choice for a systolic architecture, especially for systems with a large number of antennas.

• 전기전자학회논문지
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• 제15권4호
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• pp.354-362
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• 2011

인공신경망회로에서 아직도 안 풀리는 문제 중 하나는 회로의 처리용량에 관한 것이다. 본 논문은 인공신경망회로의 가장 기본이 되는 하나의 입력과 하나의 출력을 갖은 단층 다단 코어넷을 제안하고 그 처리 용량에 관한 수식을 유도하였다. 제안된 코어넷의 처리 용량으로 p단 입력과 q단 출력을 갖는 코어넷의 처리용량(구현 가능한 함수의 수)은 $a_{p,q}=\frac{1}{2}p(p-1)q^2-\frac{1}{2}(p-2)(3p-1)q+(p-1)(p-2)$ 이며, 입력단 p 값이 짝수이고, 출력단 q가 홀수값이면 추가로 (p-1)(p-2)(q-2)/2 만큼 감해진다. 입력 값으로 3단(level), 출력 값으로 6단을 갖는 1(3)-1(6) 모델을 시뮬레이션하여 분석한 결과, 총 216가지의 함수 조합에서 입력 레벨링 방법으로 cot(x)를 이용하여 82가지의 함수가 구현가능 함을 보였다. 이 모델의 시뮬레이션 결과 80개의 함수가 수렴(구현 가능)하였고, 나머지 수렴되지 않은 함수 중에서 2개의 함수는 무게값 공간에서 무게값 좌표를 미리 계산하여 구현 가능함으로 나와, 총 82개의 구현 가능한 함수가 있음을 보였으며, 이는 위 코어넷 처리용량에 의한 계산 값과 일치하였다.