• The Journal of the Acoustical Society of Korea
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• 제13권2E호
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• pp.58-67
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• 1994

HMM을 이용한 알고리즘은 대용량 음성인식 시스템을 비롯하여 많은 시스템에 적용되어 왔다. 음성인식 시스템을 범용의 프로세서들을 가지고 구현할 경우 많은 계산량과 데이터들로 말미암아 실시간의 성능을 얻을 수 없다. 따라서 실시간 음성인식을 위해서는 인식을 가속화 시키기 위한 전용 하드웨어를 개발하는 것이 요구되어진다. 본 논문에서는 HMM을 이용한 격리단어 인식 시스템을 구현하는 내용을 다루고 있다. 음성인식 시스템은 호스트 컴퓨터와 DSP 보드 그리고 프로토타입 Viterbi scoring 보드로 이루어져 있다. 음성신호로부터 특징 벡터를 추출하는 과정은 DSP 보드에서 이루어지고, Viterbi scoring 보드는 세 개의 field-programmable gate array 칩들을 사용하여 설계되었다. Viterbi scoring 보드는 하드웨어적으로 효율적인 Viterbi scoring 구조를 채택하고 있고 음성인식을 위한 Viterbi 알고리즘을 수행한다. 제작된 시스템은 10MHz로 동작하고, 한 프레임 즉 10ms 동안에 100.000 스테이트를 처리할 수 있다.

• 대한전자공학회논문지TC
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• 제49권1호
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• pp.85-91
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• 2012

본 논문은 Ka 대역 밀리미터파 탐색기용 주파수합성기 제작에 대한 논문이다. 높은 주파수 해상도와 빠른 천이 응답 시간을 위해 DDS(Direct Digital Synthesizer)를 이용한 디지털 합성방식으로 설계하였다. 하지만 DDS의 주파수합성 대역은 시스템 클럭의 1/2정도로 제한되기 때문에 주파수합성 범위가 저주파대역으로 제한되는 단점을 가지고 있다. 그래서 주파수 4체배기와 국부신호를 사용하여 Ka 대역으로 상향 변환하였다. 제안된 주파수합성기는 대역폭 500MHz, 주파수 스위칭 시간은 $0.7{\mu}s$이하, 불요파 특성 -52dBc이하, 위상잡음 특성은 오프셋 100kHz에서 -99dBc/Hz, 평탄도는 ${\pm}1dB$이하로 측정되었다.

• 한국전자통신학회논문지
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• 제11권11호
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• pp.1061-1068
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• 2016

테마파크는 사용자에게 휴식과 오락을 제공하기 위하여 여러 프로그램을 운영하고 있으며 이 중에서 놀이시설을 사용자가 가장 많이 사용하고 있다. 그러나 증가된 사용자의 수로 인하여 놀이시설의 대기 시간이 길어지기 때문에 사용자의 만족도가 떨어지는 문제가 있다. 이 논문에서는 이를 해결하기 위하여 NFC를 이용한 놀이시설 예약 시스템을 제안한다. 사용자가 스마트폰에 내장된 NFC를 이용하여 놀이시설을 예약하면 서버는 사용자를 놀이시설의 대기열에 추가한다. 그리고 사용자의 이용 시간이 가까워졌을 때 사용자에게 이용 준비가 되었음을 알려준다. 구현된 시스템은 사용자가 대기 시간동안 다른 프로그램을 이용할 수 있는 장점이 있다.

• 한국항해항만학회지
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• 제35권8호
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• pp.619-624
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• 2011

Loran(LOang RAnge Navigation) 신호를 이용한 측위 시에 정확도에 가장 큰 영향을 미치는 오차요소는 TOA(Time of Arrival) 측정에서의 ASF(Additional Secondary Factor)이다. 따라서 공항접근이나 항만 접안 등의 측위 정확도를 만족시키려면 먼저 정확한 ASF측정이 선행되어야 하는데, 본 연구에서는 해상에서 ASF를 측정하는 기법을 연구하였다. 그 측정방법으로 포항 Loran-C 주국(9930M)에서 송신하는 로란 신호와 로란 수신기의 기준신호를 세슘원자시계를 기준으로 측정함으로써 해상에서의 ASF를 측정하였고 영일만 해상의 12 곳의 측정지점을 3 km 간격으로 설정하여 측정하였다. 해상측정에서 정확도를 높이기 위해서 전기장 안테나와 자기장 안테나를 동시에 사용하였으며 정확한 위치측정을 위해서 DGPS(Differential GPS)수신기를 이용하였다. 이런 방법을 이용하여 해상에서 ASF를 측정함으로써 ASF 예측값과 비교한 결과를 얻었다.

• 한국통신학회논문지
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• 제29권5A호
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• pp.554-565
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• 2004

본 논문에서는 단일 클락 사이클과 다중 클락 사이클에 수행되는 여러 가산기를 구현하고 area와 time을 비교한다. 가산기의 크기를 64, 128, 256-비트로 다양화 시키면서, 특히 하이브리드 구조의 가산기는 소그룹을 4, 8, 16-비트로 나누어서 group / ungroup으로 합성을 하여 비교하였다. 제안된 가산기들은 Verilog-HDL을 이용하여 하향식 설계 방법으로 구현되었다. Cadence의 Verilog-XL.을 이용하여 설계된 가산기와 behavioral model을 이용한 가산기의 출력이 일치하는지를 비교하여 검증하였다. 검증된 모델은 삼성 0.35um 3.3(V) CMOS standard cell 라이브러리를 이용하여 합성되었으며, 최악 조건 2.7(V), 85($^{\circ}C$)에서 동작하였다. 스마트 카드 IC의 Crypto-Processor에 사용할 수 있는 최적화된 가산기는 64-비트를 기준으로 할 때, group으로 합성된 16-비트 캐리 예측 가산기를 기반으로 하는 리플 캐리 가산기(RCA_CLA)이다. 이 가산기는 198(MHz)의 속도로 동작하며, 게이트 수는 nand2 게이트 기준으로 약 967개이다.

• 대한전자공학회논문지
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• 제25권9호
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• pp.1115-1124
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• 1988

A two-dimensional systolic array for fast Fourier transform, which has a regular and recursive VLSI architecture is presented. The array is constructed with identical processing elements (PE) in mesh type, and due to its modularity, it can be expanded to an arbitrary size. A processing element consists of two data routing units, a butterfly arithmetic unit and a simple control unit. The array computes FFT through three procedures` I/O pipelining, data shuffling and butterfly arithmetic. By utilizing parallelism, pipelining and local communication geometry during data movement, the two-dimensional systolic array eliminates global and irregular commutation problems, which have been a limiting factor in VLSI implementation of FFT processor. The systolic array executes a half butterfly arithmetic based on a distributed arithmetic that can carry out multiplication with only adders. Also, the systolic array provides 100% PE activity, i.e., none of the PEs are idle at any time. A chip for half butterfly arithmetic, which consists of two BLC adders and registers, has been fabricated using a 3-um single metal P-well CMOS technology. With the half butterfly arithmetic execution time of about 500 ns which has been obtained b critical path delay simulation, totla FFT execution time for 1024 points is estimated about 16.6 us at clock frequency of 20MHz. A one-PE chip expnsible to anly size of array is being fabricated using a 2-um, double metal, P-well CMOS process. The chip was layouted using standard cell library and macrocell of BLC adder with the aid of auto-routing software. It consists of around 6000 transistors and 68 I/O pads on 3.4x2.8mm\ulcornerarea. A built-i self-testing circuit, BILBO (Built-In Logic Block Observation), was employed at the expense of 3% hardware overhead.

• 전자공학회논문지SC
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• 제37권3호
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• pp.55-62
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• 2000

0.8㎛ single poly CMOS 집적회로로 구현된 이산시간 전압모드 혼돈 발생회로의 동작특성을 분석하였다. 회로내 비선형 함수 블록에 대한 선형근사식을 유도하여, 실험적으로 제작한 혼돈 발생회로의 해석이 가능하도록 하였다. 혼돈상태 판별의 주요 지표인, 입력변수에 따른 분기도를 구하였고 초기값 의존성을 보여 주는 리아프노프 지수도 계산하였다. 뿐만 아니라 상태조건, 즉 평형상태, 주기상태, 혼돈상태에 따라 나타나는 시간파형 및 상태천이관계 그리고 주파수특성을 보여주는 전력스펙트럼도 구하여 상호 연관성을 보였다. 한편 집적화 된 혼돈 발생회로를 ±2.5V 전원, 10㎑의 클럭으로 구동시켜 입력전압에 따른 분기도를 측정하였고, 상태조건에 따라 다르게 나타나는 시간파형의 측정과 이의 전력스펙트럼 분석도 실시하여 해석결과와 비교하였다.

• Journal of Radiation Protection and Research
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• 제2권1호
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• pp.9-16
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• 1977

공기부유진내(空氣浮游塵內)에 존재(存在)하는 라돈 붕괴생성물(崩壞生成物) 즉(卽) RaA, RaB및 RaC의 간단(簡單)한 농도측정법(濃度測定法)을 확립(確立)하였다. 이것은 단일집진장치(單一集塵裝置)로 membrane 여과지(濾過紙)(평균(平均) pore size=$0.8{\mu}m$)에 채취(採取)한 시료(試料)의 전(全)알파 방사능(放射能)을 시차별(時差別)로 측정(測定)하므로서 농도(濃度)를 결정(決定)하는 방법(方法)이다. 일연(一聯)의 예비실험(豫備實驗)으로써 이 방법(方法)을 이용(利用)하여 한국원자력연구소(韓國原子力硏究所) 구내(構內)에서 라돈 붕괴생성물(崩壞生成物)의 시간적(時間的) 농도변화(濃度變化)를 측정(測定)하였다. 이들 농도(濃度)의 시간적(時間的) 변화(變化)는 심(甚)하였는데 대개(大槪)의 경우(境遇) 최고치(最高値)는 대기(大氣)의 밀도(密度)가 비교적(比較的) 높은 아침에 나타났고 최고치(最高値)는 기(其) 반대(反對)인 오후(午後)에 나타났다.

• 한국정보통신학회논문지
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• 제12권3호
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• pp.527-533
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• 2008

움직임 보상은 고화질의 실시간 비디오 응용에 있어서 언제나 주된 병목을 초래한다. 따라서 실시간 비디오 응용에서는 움직임 보상을 수행하는 고속의 전용 하드웨어를 필요로 한다. 여러 동영상 부호화 방식에서 영상프레임은 픽셀의 블록으로 분할된다. 일반적으로 움직임 보상은 이전 프레임으로부터 움직임을 추정하여 현재의 블록을 예측하게 된다. 움직임 보상에 사용되는 화소 정밀도가 높을수록 보다. 좋은 성능을 갖지만 연산량은 증가하게 된다. 본 논문에서는 1/4 화소 정밀도를 지원하는 H.264/AVC 부호화기에 적합한 움직임 보상기의 아키텍처를 연구하였다. 설계된 움직임 보상기는 전치 배열과 휘도 6-tap 필터 3개를 사용하여 높은 하드웨어 이용률을 갖게 하였으며 내부 메모리의 크기를 감소시켰다. VHDL을 사용하여 기술하였으며, Xilinx ISE툴을 사용하여 합성하고, Modelsim_6.1i를 사용하여 검증하였다. 설계된 움직임 보상기는 단지 3개의 6-tap 필터만을 사용하면서 매크로블록 당 640 클럭 사이클에 수행하였다. 본 논문에서 제안하는 움직임 보상기는 실시간 비디오 처리를 요구하는 분야에 응용 가능할 것으로 사료된다.

• 한국정보통신학회논문지
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• 제23권11호
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• pp.1377-1383
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• 2019

영상 품질 개선을 위해 사용되는 히스토그램 평활화 알고리즘은 하드웨어 회로로 구현되면 소프트웨어로 구현된 경우보다 작업 속도 면에서 성능이 훨씬 뛰어나다. FPGA를 이용한 히스토그램 평활화 회로 구현에 대부분의 최신 FPGA에 포함된 곱셈기 회로와 상당량의 SRAM을 이용하고, 파이프라인을 적용하면 히스토그램 평활화 회로의 전체적인 동작 성능을 높일 수 있다. 본 논문은 이와 같은 방법을 적용하여 8비트 심도를 갖는 흑백 영상에 대해 히스토그램 평활화 작업을 고속으로 수행 가능한 FPGA 구현 방법을 제안한다. 제안된 회로는 FIFO를 이용하여 한 개의 영상에 대한 평활화가 진행되는 동안 다음 영상에 대한 히스토그램 계산을 수행할 수 있다. FIFO를 이용한 일부 작업의 시간적 중첩과 내장된 곱셈기 회로 그리고 파이프라인 적용 효과로 회로의 전체적인 성능은 대략 매 클럭마다 한 개의 화소에 대해 히스토그램 평활화를 수행할 수 있다. 그리고 영상을 분할하여 히스토그램 평활화 작업의 일부를 병렬 처리하면 그 성능을 속도 면에서 거의 두 배로 향상할 수 있다.