• 전기전자학회논문지
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• 제19권4호
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• pp.590-595
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• 2015

본 논문은 타일 기반 레스터라이져에서 연산이 필요하지 않은 하위 계층에 대한 호출을 막아 연산의 효율을 올릴수 있는 계층 구조의 설계를 제안한다. 제안하는 계층 구조는 내외부 판정과 각 하위 계층이 가지는 타일의 최대 좌표값, 최소 좌표값을 이용하여 하위 계층을 3가지 형태로 분류한다. 각 하위 계층이 분류되는 형태에 따라 해당 계층의 연산의 필요 여부를 구분할 수 있으며 연산이 필요하지 않는 하위 계층에 대한 호출을 수행하지 않는 것으로 그래픽 처리과정의 전체 연산량을 줄일 수 있다. 제안하는 구조를 이용하여 하위 계층의 분류를 통해 그래픽 처리의 연산 시간을 줄일 수 있으며 3D 모델을 구성하는 정점의 밀집도가 클수록 높은 효율을 보인다.

• 전기전자학회논문지
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• 제18권3호
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• pp.403-408
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• 2014

본 논문은 Varying Interpolator를 개선하여 다수의 Pixel을 한 번에 처리할 수 있는 Rasterizer 구조를 제안한다. 설계한 Rasterizer의 Varying Interpolator는 한 번에 16 Pixel을 처리 할 수 있으며 최대 64개의 색상을 출력으로 가진다. 또한 Rasterizer의 연산을 행렬연산 및 행렬변환으로 구성하여 연산의 중복성을 줄이고 재사용성을 높여 Rasterizer의 처리 속도를 높였다. 제안하는 구조의 Rasterizer 는 기존의 연구와 비교하여 색상 보간은 11%, Rasterizer 전체 처리 속도는 17% 향상된 성능을 보였다.