• 한국항해학회지
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• 제14권4호
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• pp.31-39
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• 1990

A systematic methodology for efficient implementation of processor arrays from regular iterative algorithms is proposed. One of the modern parallel processing array architectures is the Systolic arrays and we use it for processor arrays on this paper. On designing the systolic arrays, there are plenty of mapping functions which satisfy necessary conditions for its implementation to the time-space domain. In this paper, we sue a few conditions to reduce the total number of computable mapping functions efficiently. As a results of applying this methodology, efficient designs of systolic arrays could be done with considerable saving on design time and efforts.

• ETRI Journal
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• 제10권3호
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• pp.125-140
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• 1988

Computational geometry has wide applications in pattern recognition, image processing, VLSI design, and computer graphics. Voronoi diagrams in computational geometry possess many important properites which are related to other geometric structures of a set of point. In this pater the design of systolic algorithms for the static and the dynamic Voronoi diagrams is considered. The major motivation for developing the systolic architecture is for VLSI implementation. A new systematic transform technique for designing systolic arrays, in particular, for the problem in computational geometry has been proposed. Following this procedure, a type T systolic array architecture and associated systolic algorithms have been designed for constructing Voronoi diagrams. The functions of the cells in the array are also specified. The resulting systolic array achieves the maximal throughput with O(n) computational complexity.

• 전자공학회논문지S
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• 제34S권10호
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• pp.132-140
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• 1997

This paper proposes systolic array architectures for compuataion of the 1-D and 2-D discrete wavelet transform (DWT). The proposed systolic array for compuataion of the 1-D DWT consists of L processing element (PE) arrays, where the PE array denotes the systolic array for computation of the one level DWT. The proposed PE array computes only the product terms that are required for further computation and the outputs of low and high frequency filters are computed in alternate clock cycles. Therefore, the proposed architecuter can compute the low and high frequency outputs using a single architecture. The proposed systolic array for computation of the 2-D DWT consists of two systolic array architectures for comutation of the 1-D DWT and memory unit. The required time and hardware cost of the proposed systolic arrays are comparable to those of the conventional architectures. However, the conventional architectures need extra processing units whereas the proposed architectures fo not. The proposed architectures can be applied to subband decomposition by simply changing the filter coefficients.

• 수산해양기술연구
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• 제26권3호
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• pp.295-302
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• 1990

본 연구에서는 시스토릭 어레이의 처리요소 수와 주어진 알고리즘을 처리하는 시간 두 평가기준에 대해서 최적의 시스토릭 어레이를 구현하기 위한 자동설계 소프트웨어 패케지를 개발하였다. 알고리즘의 크기에 맞는 시스토릭 어레이는 많은 처리요소를 요구하기 때문에 비효율적이므로 알고리즘을 분할하여 고정된 크기의 시스토릭 어레이로 사상시키는 방법을 이용했다. 시스토릭 어레이 설계과정에서 고려될 수 있는 여러 가지 사항들을 고려하여 처리요소의 통신패스 방향의 수를 줄이고 의존행렬의 열 벡터에서 값이 같은 열 벡터는 단일화하여 의존행렬의 크기를 줄여 발생되는 이용행렬의 수를 크게 줄였다. 따라서 기존의 Moldovan에 의한 방법보다 시스토릭 어레이를 설계하는 시간을 단축시켰으며, 처리요소의 수, 알고리즘의 수행시간, 분할밴드의 수 등을 계산하여 최적의 시스토릭 어레이를 설계했다. 작성된 프로그램에 동적 프로그래밍 알고리즘, QR분해 알고리즘과 행렬곱 알고리즘을 적용하여 각각에 대한 최적의 시스토릭 어레이를 설계하였으며 설계된 어레이의 구성을 CRT에 나타내어 어레이의 형태를 쉽게 인식할 수 있게 했다. 본 연구의 결과는 빠른 응답을 요구하는 신호 처리 및 데이터베이스 등에서 특수회로를 설계할 때 응용 될 수 있다. 그러나 본 연구에서의 시스토릭 어레이는 처리요소들이 분산되어 지역적으로 상호 연결되어 있으므로 한 처리요소가 제대로 동작하지 않으며 전체결과가 잘못된다. 따라서 몇 개의 처리 요소가 동작되지 않을 경우에도 전체 시스템이 정확하게 동작할 수 있는 폴트톨러런스 시스템의 설계가 앞으로의 고려사항이다.

• 전자공학회논문지B
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• 제31B권10호
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• pp.11-20
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• 1994

We propose two architectures using two dimensional systolic arrays for the DCT/DST/DHT. One decomposes the N-point DCT/DST/DHT into even-and odd-numbered frequency samples, and then computes them independently at the same time. In addition, the proposed architecture can be used for the IDCT/IDST/IDHT. Anogher is the modified version for the DHT/IDHT. Two proposed architectures generate outputs sequentially using real multiplications and additions. As compared to the conventional methods the proposed systolic arrays exhibit many advantages in terms of simplicity of the processing element (PE), latency, and throughput. Teh simulation results using VHDL, international standard language for hardware description, show the effectiveness of the proposed architecture.

• 한국정보처리학회논문지
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• 제6권8호
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• pp.2222-2232
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• 1999

본 논문에서는 영상의 경계선 검출을 하는 시스톨릭 어레이를 제안하였다. 영상을 실시간 처리하는 것은 국부적인 연산자의 많은 연산으로 인하여 많은 어려움이 따른다. 경계선 검출을 위한 국부적 연산자는 한 화소의 이웃해 있는 다른 화소를 이용하여 경계선을 검출하는 데에 이용되나 기존의 컴퓨터에서는 빈번한 입출력의 요구로 인하여 실시간 처리에서 요구하는 계산능력을 충분하게 제공하지 못한다. 그래서 이 논문에서는 처리 방법이 규칙적이고, 보통의 대역폭을 가지고 있으면서도 경계선 검출이나 라플라시안 처리에 적합한 시스톨릭 어레이를 제안하였다.

• 한국컴퓨터정보학회논문지
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• 제25권2호
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• pp.41-48
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• 2020

본 논문은 유한체상의 곱셈과 제곱을 동시에 실행 가능한 알고리즘에서 공통적인 연산 부분을 도출하고, 순차적인 처리를 통해서 하드웨어를 감소시키고 공간면에서 효율적인 비트-병렬 시스톨릭 어레이를 제안한다. 제안한 시스톨릭 어레이는 기존의 어레이에 비해 적은 공간 및 공간-시간 복잡도(area-time complexity)를 가진다. 기존의 구조들과 비교하면, 제안한 시스톨릭 어레이는 공간 복잡도면에서 Choi-Lee, Kim-Kim의 시스톨릭 어레이의 약 48%, 44% 감소되었으며, 공간-시간 복잡도면에서 약 74%, 44% 가량 감소되었다. 따라서 제안한 시스톨릭 어레이는 VLSI 구현에 적합하며 사물인터넷과 같이 하드웨어 제약이 있는 환경에서 기초적인 구성 요소로 적용할 수 있다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1987년도 전기.전자공학 학술대회 논문집(II)
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• pp.1121-1124
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• 1987

Previous methods to map from a FORTRAN-like specification into a systolic array were difficult to find data dependencies because the specification was expressed and executed sequentially. Data-flow graph(DFG)s show data dependencies explicitly. In this paper we show a mapping tool from a DFG specification into a systolic array. We introduce the concept of a Systolic Pattern Stream(SPS) and use that concept to derive a systolic array.

• 전자공학회논문지A
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• 제33A권2호
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• pp.163-172
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• 1996

In reconfiguration of systolic arrays, a potential disadvantage is that in the PRESENCE of consective faulty PE's logically connected PE's may be far apart, requiring the reduction of clock speed and thus reducing throughput of the array. Thus it is fundamental tokeep locality of interconnections as high as possible even after reconfiguration and to make reconfiguration implemented in the simple routing devices. However requirements of locality and simplicity mean that reconfiguring capability is limited. This paper deals iwth the issue of developing efficient method for reconfiguration of 2-D systolic arrays which can be achieved high reconfiguration rate, with the two conditions satisfying using concept of pseudo faulty processing element. Applying this concept to reconfiguration of systolic array, we have found similar condition. The simulation shows that recomfiguration rates are 97%, 84% when N faults ocurs on the N$\times$N array n case of N=5, 8 respectively.

• 한국컴퓨터정보학회논문지
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• 제3권4호
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• pp.55-62
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• 1998

이 논문은 수치해석에서 적분값을 구하는데 이용되는 Romberg 적분법이 많은 계산량으로 인하여 소프트웨어적인 방법으로는 처리 속도가 떨어지므로 수치처리를 위한 툴 키트를 사용시 처리속도가 떨어진다. 그래서 이 논문에서는 시스토릭어레이를 이용하여 Romberg 적분법에 적분값을 구하는 새로운 하드웨어를 제안하였다. 이 새로운 하드웨어는Romberg 적분법이 2단계로 나누어져있어서 2단계의 시스토릭어레이로 설계를 하였다. 첫번째 단계는 사다리꼴 적분법에 의해서 근사치를 구하고, 두 번째는 단계는 구해진 적분값을수렴속도도 빠르고 근사 값을 정확하게 하기 위해서 오차의 위수를 높여 가는 방법에 많이사용하는 Richardson의 외삽법을 적용하여 적분값을 구하는 것이다.