• 제목/요약/키워드: source-channel codes

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고효율 엔트로피 부호화를 위한 ICMEP 알고리즘 설계 (Design of the ICMEP Algorithm for the Highly Efficient Entropy Encoding)

  • 이선근;임순자;김환용
    • 대한전자공학회논문지SD
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    • 제41권4호
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    • pp.75-82
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    • 2004
  • 압축 과정 중에 빠른 처리율을 보여주는 렘펠-짚 알고리즘의 결합에 의하여 채널 전송율은 증가한다. 영상정보의 압축 과정동안 처리율을 향상시키기 위하여 ICMEP 알고리즘을 제안하였으며 HDTV에 적용시켜 엔트로피 부호화기를 설계하였으며 이를 검증하였다. ICMEP 엔트로피 암호기는 top-down 방식을 이용하여 설계하였으며 VHDL을 이용하여 회로 합성 및 모의실험을 수행하였다. 모의실험 결과, 구현된 ICHEP 엔트로피 부호화기는 메모리 포화방지 및 압축률 증가로 인하여 전체적인 시스템 효율이 향상됨을 확인하였다.

8 Antenna Polar Switching Up-Down Relay Networks

  • Li, Jun;Lee, Moon-Ho;Yan, Yier;Peng, Bu Shi;Hwang, Gun-Joon
    • Journal of electromagnetic engineering and science
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    • 제11권4호
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    • pp.239-249
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    • 2011
  • In this paper, we propose a reliable $8{\times}8$ up-down switching polar relay code based on 3GPP LTE standard, motivated by 3GPP LTE down link, which is 30 bps/Hz for $8{\times}8$ MIMO antennas, and by Arikan's channel polarization for the frequency selective fading (FSF) channels with the generator matrix $Q_8$. In this scheme, a polar encoder and OFDM modulator are implemented sequentially at both the source node and relay nodes, the time reversion and complex conjugation operations are separately implemented at each relay node, and the successive interference cancellation (SIC) decoder, together with the cyclic prefix (CP) removal, is performed at the destination node. Use of the scheme shows that decoding at the relay without any delay is not required, which results in a lower complexity. The numerical result shows that the system coded by polar codes has better performance than currently used designs.

Imaging and analysis of genetically encoded calcium indicators linking neural circuits and behaviors

  • Oh, Jihae;Lee, Chiwoo;Kaang, Bong-Kiun
    • The Korean Journal of Physiology and Pharmacology
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    • 제23권4호
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    • pp.237-249
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    • 2019
  • Confirming the direct link between neural circuit activity and animal behavior has been a principal aim of neuroscience. The genetically encoded calcium indicator (GECI), which binds to calcium ions and emits fluorescence visualizing intracellular calcium concentration, enables detection of in vivo neuronal firing activity. Various GECIs have been developed and can be chosen for diverse purposes. These GECI-based signals can be acquired by several tools including two-photon microscopy and microendoscopy for precise or wide imaging at cellular to synaptic levels. In addition, the images from GECI signals can be analyzed with open source codes including constrained non-negative matrix factorization for endoscopy data (CNMF_E) and miniscope 1-photon-based calcium imaging signal extraction pipeline (MIN1PIPE), and considering parameters of the imaged brain regions (e.g., diameter or shape of soma or the resolution of recorded images), the real-time activity of each cell can be acquired and linked with animal behaviors. As a result, GECI signal analysis can be a powerful tool for revealing the functions of neuronal circuits related to specific behaviors.

줄리아 언어를 이용한 고성능 해양모델의 개발 (Development of a High Performance Ocean Model using Julia Language)

  • 권민선;김종구
    • 한국해양학회지:바다
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    • 제24권2호
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    • pp.187-207
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    • 2019
  • 고성능 해양모델을 개발하기 위하여 적시 컴파일(Just-In-Time) 언어인 줄리아 언어를 사용하였고, 운동량 방정식의 해를 구하기 위해 연속완화법으로 푸아송 방정식을 푸는 코드를 작성하였다. 다음으로, 줄리아 계산 코드를 시험하기 위하여 두 가지의 모델을 구축하였다. 첫 번째로, 일정한 유량의 생성/소멸(source/sink) 조건을 시험하기 위해 단순한 수로 형태를 모델링하였고, 두 번째로, 조석 외력(tidal forcing) 및 전향력(Coriolis force), 난류확산계수로 인한 효과 등을 시험하기 위해 황해(Yellow Sea)를 단순화하여 모델링하였다. 모델은 두 가지 시나리오 안에서 총 8개의 실험안으로 테스트되었다. 테스트 결과, 시나리오 1에서 3가지 실험안의 수심 평균된 유속은 이론 값에 완벽하게 수렴하였고, 해저마찰로 인한 수직적 유속 구배를 잘 보여주었다. 또한 시나리오 2에서는 황해의 무조점과 우리나라 서해 중부와 남부 연안의 조석 특성을 잘 재현하였고, 전향력과 수직 난류확산계수에 따른 결과의 차이를 잘 보여주었다. 따라서, 줄리아 언어를 이용한 해양모델을 개발하는 데에 성공하였다고 판단되며, 이는 해양모델이 고전적인 컴파일 언어에서 적시 컴파일 언어로 성공적으로 넘어가는 단계에 오게 됐다는 것을 시사한다.

시스템수준의 하드웨어 기능 검증 시스템 (System-level Hardware Function Verification System)

  • 유명근;오영진;송기용
    • 융합신호처리학회논문지
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    • 제11권2호
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    • pp.177-182
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    • 2010
  • 시스템수준 설계방법론에서 널리 사용하고 있는 설계흐름도는 시스템명세, 시스템수준의 하드웨어/소프트웨어 분할, 하드웨어/소프트웨어 통합설계, 가상 또는 물리적 프로토타입을 이용한 통합검증, 시스템통합으로 구성된다. 시스템의 하드웨어 구성요소를 개발하는 과정에서 이전까지는 디자인단계가 많은 시간 및 노력을 요구하는 단계였지만, 현재에는 설계한 디자인의 기능적 검증단계가 중요 요소로 간주되고 있다. 본 논문에서는 시스템수준 설계언어인 SystemC 기반의 테스트벤치 구조를 이용하여 Verilog HDL로 설계된 하드웨어 구성요소의 올바른 동작여부를 판별하는 기능검증시스템을 설계하였다. 설계된 기능검증시스템에서 SystemC 모듈의 멤버 변수와 Verilog 모듈의 와이어 및 레지스터 변수간의 데이터 전달은 본 논문에서 정의되는 SystemC 사용자 정의 통신채널을 통하여 이루어진다. 제안된 기능검증시스템을 UART에 적용하여 올바른 동작여부를 판별하였다. 본 논문의 기능검증시스템 설계에 사용된 SystemC는 C++기반의 하드웨어 모델링용 클래스 라이브러리를 제공하므로 RT 수준보다 높은 추상화수준에서 소프트웨어와 하드웨어 또는 이 둘을 결합한 시스템수준의 모델링을 단일 언어와 환경에서 설계할 수 있는 이점이 있다. 또한 기능검증시스템 설계에 작성된 SystemC 모듈 코드들은 부분적인 코드 수정 후 다른 하드웨어 구성요소의 기능을 검증하는데 재사용할 수 있는 이점이 있다.