• 대한전자공학회논문지SD
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• 제40권7호
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• pp.532-541
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• 2003

메모리에서의 대부분의 전력은 프리디코더 라인, 워드 라인, 그리고 비트 라인 등과 같은 커패시턴스가 큰 라인들에서 소모된다. 이 라인들에서의 전력 소모를 줄이기 위하여 전하 재활용과 전하 공유를 사용한 세 가지 기법들이 제안되었다. 이 기법들은 전하 재활용 프리디코더(charge recycling predecoder, CRPD), 전하 재활용 워드 라인 디코더(charge recycling word line decoder, CRWD), 그리고 롬을 위한 전하 공유 비트 라인(charge sharing bit line, CSBL)이다. CRPD와 CRWD는 프리디코더 라인과 워드 라인의 전하를 재활용하여 소모 전력을 반으로 줄여주고, 전하 공유 기법을 사용하는 CSBL은 롬 비트라인의 스윙 전압을 낮춤으로써 소모 전력을 크게 줄여준다. CRPD, CRWD, 그리고 CSBL의 소모 전력은 기존의 82%, 72%, 그리고 64%이다. 제안된 세 가지 기법들을 사용하는 전하 재활용 전하 공유 롬(charge recycling and charge sharing ROM, CRCS-ROM)이 0.35㎛ CMOS공정으로 제작되었다. 제작된 8K×16비트 CRCS-ROM의 코어 크기는 0.51㎟이고 3.3V 전원과 100㎒ 동작 주파수에서 8.63㎽ 을 소모하였다.

• 대한전자공학회논문지SD
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• 제44권1호
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• pp.76-83
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• 2007

본 논문에서는 한 개의 전하공유 커패시터와 계층적 비트라인을 이용한 저전력 롬을 제안하였다. (single charge-sharing capacitor ROM: SCSC-ROM) 제안된 SCSC-ROM은 전하공유 커패시터와 계층적 비트라인으로 비트라인의 전력소모를 크게 줄였다. 한 개의 전하공유 커패시터를 이용한 전하공유 기법으로 비트라인의 swing 전압을 크게 낮춤으로써 비트라인에서의 전력소모를 줄였다. 이때, 전하공유 커패시터를 dummy 비트라인으로 구현하여 노이즈에 강할 뿐만 아니라 설계를 쉽게 하였다. 계층적 비트라인 기법으로 비트라인의 커패시턴스를 줄임으로써 전력소모를 더욱 줄였다. 또한, 계층적 워드라인 디코더를 제안하여 컨트롤과 프리디코더에서 소모되는 전력을 줄일 수 있었다. 시뮬레이션 결과에서 $4K{\times}32$비트의 SCSC-ROM의 소모전력은 기존의 롬의 37%로 줄었다. 칩은 $0.25{\mu}m$ CMOS 공정으로 제작되었고, 2.5V의 240MHz 동작에서 8.2mW를 소모하였다.