• 한국정보통신학회논문지
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• 제10권9호
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• pp.1582-1589
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• 2006

잠금기법은 분산 병렬 시스템의 동기화에 필수적이다. 기존의 큐잉 잠금기법은 최초의 잠금 읽기와 잠금 경합발생 시 공유 데이터에 대한 잠금이 해제되었을 때 발생하는 잠금 읽기 재 시도로 두 개의 트래픽을 발생한다. 본 논문에서는 WPV(Waiting Processor Variable) 잠금기법이라 불리는 새로운 잠금기법을 제안한다 새로이 제안하는 기법은 오직 한 개의 잠금 읽기 명령을 사용한다. WPV 기법은 파이프라인 전송방식을 사용하여 최초의 잠금 읽기 단계에서 공유 데이터가 전송될 때까지 대기 한 후 잠금을 실시한다. 데이터에 대한 잠금을 수행중인 프로세서는 대기 상태의 다음 프로세서에 대한 정보를 저장하고 있으므로, 공유 데이터가 캐쉬 대 캐쉬 데이터 전송 기법에 의하여 대기중인 다음 프로세서로 바로 전송된다. 따라서 대기중인 프로세서 에 대한 변수는 연결 리스트 구조를 갖는다. 제안된 기법은 캐쉬 상태의 잠금기법을 사용하여 잠금 오버 헤드를 줄이고 다중 잠금 경합 발생시 FIFO를 유지하게 한다. 또한 본 논문에서는 기존의 메모리 및 캐쉬 큐잉 잠금기법에 대한 WPV 잠금기법의 해석적 모델링을 제시한다. WPV 잠금기법에 대한 시뮬레이션의 결과는 기존의 큐잉 잠금기법에 비하여 50%의 접근 시간의 감소를 보여주었다.

• 전자공학회논문지S
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• 제36S권11호
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• pp.34-43
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• 1999

본 논문에서는 디지털 복합기에 사용할 수 있는 고속 영상처리 프로세스를 설계 및 구현하였다. 제안된 영상 처리 프로세스는 단일화 된 데이터 경로를 가진 이진화 알고리듬 아키텍쳐를 가진다. 외부 메모리 용량을 최소화하기 위해 화소별 파이프라인 구조를 가지고 있다. 쉐이딩 보정, 감마 보정, 자동이득조절과 같은 전처리 기능을 수행하고 CCD와 CIS를 구동한다. 전처리된 데이터는 확대/축소 과정을 거치고 다양한 이진화 알고리듬에 의해 이진화된다. 내장된 이진화 알고리듬은 단순이진화, 고대역 통과 필터링, 디더링, 오차확산법, 임계값이동 오차확산법이다. 이들 알고리듬의 구현은 임계값 이동 오차확산법에 기반을 두고 동일한 동작을 하는 회로들을 공유하도록 데이터 경로를 설계하였다. 이 구조를 구현함에 의해 제어의 복잡도와 게이트 카운터를 줄일 수 있다.

• 대한전자공학회논문지SD
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• 제46권10호
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• pp.61-69
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• 2009

본 논문은 저 복잡도와 높은 throughput을 지원하는 LDPC 부호화기의 구조에 대하여 제안한다. LDPC 부호화기가 갖는 높은 복잡도 문제를 해결하기 위하여 기존의 복잡도가 높은 행렬 곱셈 연산기 대신에 간소화된 행렬 곱셈 연산기가 제안되었다. 또한 높은 throughput을 지원하기 위하여 행렬 곱셈 연산시 행 방향 연산 및 부분 병렬처리 연산을 적용하였다. 제안된 부호화기 구조의 로직 게이트와 메모리 사용량은 기존의 5단 파이프라인 부호화기의 구조에 비하여 각각 37.4%와 56.7%씩 감소하였다. 또한 40MHz 클럭 주파수에 대해 기존의 부호화기에 비하여 3배 이상의 throughput인 최대 800Mbps의 throughput을 지원한다.

• 한국통신학회논문지
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• 제28권4B호
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• pp.298-305
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• 2003

본 논문에서는 ATM 기반 레이블 에지 라우터의 IP 패킷 포워딩 엔진을 위한 고성능 룩업 제어기를 제안하였다. 제안한 룩업 제어기는 IP 패킷에 대한 Best Effort 서비스 뿐만 아니라 MPLS(Multiprotocol Label Switching), VPN(Virtual Private Network), ELL(Emulated Leased Line), RT(Real Time) 서비스 등의 차별화된 서비스들을 제공할 수 있도록 설계하였다. 고속의 IP 주소 검색을 위하여 소프트웨어 기반의 알고리즘 방식을 사용하지 않고 TCAM(Ternary Content Addressable Memory) 기반의 하드웨어 방식을 적용하였으며, IP 패킷 헤더 처리 및 룩업 제어 기능을 고속으로 수행하기 위하여 룩업 제어 기능을 FPGA(Field Programmable Gate Array)로 구현하였다. 룩업 제어기는 사용자의 차별화된 다양한 요구를 수용할 수 있으며, 성능 향상을 위하여 파이프라인 기법으로 처리되도록 설계하였다. 또한 패킷 헤더의 여러 영역을 조합한 비교키에 대한 룩업 기능을 수행하기 위하여 2단계 검색 메카니즘을 가지며, 시뮬레이션을 통하여 제안한 룩업 제어기는 약 16Mpps의 성능을 보였다.

• 한국컴퓨터산업학회논문지
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• 제3권3호
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• pp.321-330
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• 2002

2차원 메디안필터는 정지영상 및 동영상 신호처리 분야에 많이 활용되고 있다. 최근의 급속한 VLSI기술의 발전은 적절한 비용으로 실시간 2차원 메디안 필터의 구현을 가능하게 하여 주고 있다. 효율적인 VLSI구현을 위해서는 적은 양의 메모리 사용, 규칙적인 계산, 지역 데이터 전달 등의 특성을 갖는 알고리즘과 VLSI 구조가 필수적이다. 본 논문에서는 위와 같은 특성을 갖는 새로운 실시간 2차원 메디안필터의 VLSI구조를 제안하였다. 이를 위하여 메디안필터링 알고리즘을 분석하여 메디안 필터링 알고리즘에 내재되어 있는 병렬처리 특성, 특히 파이프라인 가능성을 최대한 활용할 수 있도록 하였다. 또한 Separable 2차원 메디안 필터링 알고리즘을 사용하여 하드웨어 복잡성을 크게 감소시켰다. Separable 2차원 메디안필터는 기존의 메디안필터와 거의 유사한 성능을 보여주었으며 bit-slice pipeline median searching 알고리즘은 기존의 메디안 필터에서 문제가 되었던 window의 크기에 따라 하드웨어 복잡성이 크게 증가하는 문제를 해결하여 window 크기에 관계없이 2차원 실시간 메디안 필터의 VLSI 구현을 가능하게 하여 주었다. C 언어를 이용한 행위레벨 시뮬레이션을 통하여 성능을 확인하고 분석하였다.

• 한국인터넷방송통신학회논문지
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• 제21권1호
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• pp.1-6
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• 2021

본 논문은 하드웨어 자원이 제한되는 사물인터넷 시스템의 보안을 위하여 AES 기반의 효율적인 암호화칩 설계를 제안한다. ROM 기반의 S-Box는 메모리를 액세스하는데 많은 메모리 공간이 필요함과 동시에 지연문제가 발생하게 된다. 제안한 방법에서는 저면적/고성능의 암호화 칩 설계를 위해 합성체 기반의 고속 S-Box를 설계하여 보다 빠른 연산결과를 얻도록 한다. 또한, 각 라운드 변환과정 및 키 스케쥴링 과정에서 사용되는 S-Box를 공유하도록 설계하여 보다 높은 처리율 및 적은 지연을 갖도록 한다. 설계된 AES 암호프로세서는 Verilog-HDL를 사용하여 회로동작을 기술하였으며, Xilinx ISE 14.7 툴을 이용하여 논리 합성을 수행하였다. 또한, 설계 검증은 Modelsim 10.3 툴을 이용하였으며, Xilinx XC6VLX75T FPGA 소자를 사용하여 하드웨어 동작을 검증하였다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제9권1호
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• pp.1-12
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• 2003

최근 인터넷을 이용한 분산처리와 멀티미디어에 대한 연구가 활성화됨에 따라 일반 사용자에 대한 비디오 컨텐츠의 원활한 제공과 편리한 검색방법이 절실히 요구되고 있는 실정이다. 따라서 본 논문에서는 클립단위의 대표프레임 추출로 인한 비디오 인덱싱 정보를 활용함으로써 실시간으로 비디오 검색 시스템을 지원하는 웹 서비스 시스템을 설계 및 구현한다. 구현된 시스템은 비디오 컨텐츠 제공자의 원활한 서비스를 지원하는 내용기반 인덱싱 시스템과 사용자의 다양한 검색을 지원하는 웹 기반 검색 시스템으로 구성되어있다. 기존의 데이타 순차처리 검색시스템과 달리 인덱싱 시스템은 비디오 분할에 의한 대표 프레임 추출과 연관된 정보의 클러스터링에 의한 클립 과일생성 및 클립단위의 비디오 데이타베이스 구축 방법으로 이루어진다. 대표프레임 추출은 프레임 조정방식과 화질 고정방식을 동시에 채택하여 적용함으로써 고화질이 보장되는 전송환경과 느린 회선에서도 끊김없이 안정적인 스트리밍 서비스를 제공받을 수 있도록 한다. 또한 클립단위로 이루어진 비디오 인덱싱 정보의 검색 시스템은 키워드 질의에 의한 검색 방법과 대표 프레임의 2차원 브라우징 방법 및 클립의 내용을 실시간으로 볼 수 있는 방법으로 이루어진다. 결론적으로 본 논문에서 제안한 시스템은 실제 네트워크 환경에서 보다 안정된 스트리밍 서비스를 제공받을 수 있으며, 클립 기반에서 부분적인 비디오 데이타 검색의 편리성을 제공하기 위해 검색 엔진을 범용으로 사용하는 데이타베이스를 이용함으로써 비디오 내용을 쉽게 검색할 수 있도록 해준다.ons), IPSEC(Internet Protocol Security Protocol) 서비스에 추가될 수 있다., tamoxifen(6.3%) 순으로 나타났다. 항에스트로젠제의 생체내 투여는 estrogen 존재 유무에 따라 estrogen 수용체 농도에 agonist 또는 antagonist로 작용하였다. 항에스트로젠제의 단독투여는 progesterone 수용체 생성을 증가시키나, estrogen에 의하여 유도된 progesterone 수용체 생성을 억제하였다. 이상의 결과로 보아, tamoxifen과 LY117018은 estrogen유무에 따라 흰쥐 자궁세포에서 estrogen antagonist로서 뿐만 아니라 agonist로서도 작용함을 알 수 있다. 그러나 estrogen수용체와의 결합능력이 아주 낮은 tamoxifen은, 용량에 비례하여 estrogen수용체에 결합하므로써 작용하는 LY117018과는 다른 기전으로 작용하는 것으로 생각된다.this entire process is pipelined to reduce I/O node contention dynamically. In other words, the design provides support for dynamic contention management. Then we present a software caching method using collective I/O to reduce I/O cost by reusing data already present in the memory of other

• 한국정보통신학회논문지
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• 제19권1호
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• pp.178-184
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• 2015

본 논문에서는 UHD(Ultra High Definition) 영상을 위한 고성능 HEVC(High Efficiency Video Coding) 디블록킹 필터 하드웨어 구조를 제안한다. 제안하는 하드웨어 구조는 필터링 수행시간 단축을 위해 두 개의 필터로 구성된 4단 파이프라인 구조를 가지며 경계강도 모듈을 병렬 구조로 설계하였다. 또한 저전력 하드웨어 구조를 위해 파이프라인의 단계를 클록 게이팅으로 설계하였고, 파이프라인 과정에서 단일 포트 SRAM에 접근할 때 발생하는 해저드 문제를 해결하기 위해 분할된 메모리 구조로 설계하였다. 전처리 단계에서 단일 포트 SRAM에 데이터를 저장할 때 발생하는 지연시간을 감소하기 위해 새로운 필터링 순서를 제안하였다. 본 논문에서 제안하는 디블록킹 필터 하드웨어 구조는 Verilog HDL로 설계 하였으며, TSMC 0.18um CMOS 표준 셀 라이브러리를 이용하여 합성한 결과 22k 개의 로직 게이트로 구현되었다. 또한, 동작 주파수는 150MHz에서 UHD급 8K 해상도인 $7680{\times}4320@60fps$ 처리가 가능하고 최대 동작 주파수는 285MHz이다. 제안하는 하드웨어 구조의 기본 처리단위 당 사이클 수를 비교 분석한 결과, 처리율이 기존 구조 대비 32% 향상된 결과를 얻었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2014년도 추계학술대회
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• pp.271-274
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• 2014

본 논문에서는 UHD급 영상의 실시간 처리를 위한 고성능 HEVC(High Efficiency Video Coding) SAO(Sample Adaptive Offset) 부호화기의 효율적인 하드웨어 구조를 제안한다. SAO는 HEVC에서 새롭게 채택된 루프 내 필터 기술 중 하나이다. 본 논문에서 제안하는 SAO 부호화기 하드웨어 구조는 메모리 접근 최소화 및 화소들의 처리를 간소화하기 위해 three-layered buffer를 사용한다. 또한 연산시간 및 연산량을 줄이기 위해서 4개의 화소들을 병렬적으로 에지 오프셋과 밴드 오프셋으로 분류하며, 화소들의 분류와 SAO 파라메터 적용을 2단계 파이프라인 구조로 구현하고, 하드웨어 면적을 줄이기 위해서 덧셈과 뺄셈, 쉬프트 연산, 그리고 재귀 비교기만을 사용한다. 본 논문에서 제안하는 SAO 부호화기 하드웨어 구조는 Verilog HDL로 설계하였으며, TSMC $0.18{\mu}m$ CMOS 표준 셀 라이브러리를 사용하여 합성한 결과 약 180k개의 게이트로 구현되었다. 또한, 110MHz의 동작주파수에서 4K UHD급 해상도인 $4096{\times}2160@30fps$의 실시간 처리가 가능하다.