• 전자공학회논문지C
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• 제35C권9호
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• pp.1-10
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• 1998

본 논문에서는 대형 디지털 회로에 대하여 임계경로를 탐색하는 시간을 줄이고 기존의 방법에서 임계경로를 찾지 못했던 회로에서도 정확히 임계경로를 찾을 수 있는 임계경로 탐색 알고리듬(DYSAC)을 제안하였다. 또한 이 탐색 알고리듬의 내부에서 사용되는 경로부각기준(DYPSEC)을 함께 제안하였다. DYSAC는 각 노드에 레벨을 부과하기 위한 레벨지정 부알고리듬과 최장의 부각가능한 경로를 찾는 임계경로 탐색 부알고리듬으로 구성되었다. 제안된 알고리듬은 SUN Sparc 환경에서 C-언어로 구현되어 ISCAS'85 벤치마크회로에 적용, 제안된 알고리듬의 정확한 동작여부를 확인하였다. 또한 실험결과를 기존의 방법들과 비교하였는데, 그 결과 제안된 알고리듬이 임계경로를 찾는 능력과 임계경로를 찾는데 걸리는 시간 모두에서 기존의 방법들보다 월등히 우수함을 보였다.

• 한국정보통신학회논문지
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• 제26권10호
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• pp.1537-1544
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• 2022

application specific integrated circuit (ASIC) 및 system on chip (SoC) 설계 시 디지털 회로는 클럭에 동기화되어 작동한다. 칩 설계 시, place & route (P&R)에서 설계 조건과 타이밍 조건, 클럭의 동기화 여부 등을 고려한다. P&R에서 클럭 경로에 대한 delay를 줄이기 위해, clock tree synthesis (CTS) 기법을 이용한다. 본 논문에서는 사전 클럭트리 합성 가능 여부 판단을 위한 shallow-CTS 알고리즘을 소개한다. 오픈 소스 Parser-Verilog를 사용하여 register transfer level (RTL) 합성가능한 Verilog를 파싱하여, Pre-CTS와 Post-CTS 단계를 진행하고, 가장 긴 clock path와 버퍼 삽입 전후의 표준편차를 비교하여 CTS의 정확도에 대해 분석한다. 본 논문에서 시간 투입이 많이 되는 licensed EDA tool을 사용하여 CTS 결과를 확인하지 않고, RTL 수준에서 사전 클럭 트리 합성 검증 방법을 제공하여 비용 및 시간문제를 감소할 수 있을 것으로 기대된다.