The Journal of Korean Institute of Communications and Information Sciences
/
v.21
no.12
/
pp.3144-3153
/
1996
ATM switching system is made up of transport network and control newrk according to its functions. The control device, basic part of control network must be developed before developing any other functions, and control device must be stable and need high reliability. Out distributed ATM switching system consists of several ALSs that provides variable local call services, and an ACS that interconnect among several ALSs. Eech ALS has CCCP that takes charage of call and connection control functions, and ACS has an OMP that takes charge of OA&M(Operation, Administration and Maintenance) functios. In this paper, we analyzed the performance evaluation of control device that manipulate subscriber's call based on ITU-T Q.2931 standard protocol messages and Interprocessor communication messages. As a result of simulation when the number of ALS is under 22, as the call arrival rate increase the processor utilization of CCCP increase rapidly than that of OMP. When the number of ALS is incremented to 22, the processor utilization of CCCP is balanced with the of OMP, and when the number of ALS exceeds 22, the processor utiliztion of OMP increase rapidly. Also if messary processing time of OMP is 1.35 times that of CCCP, processor utilizations of CCCP and OMP is equal.
Kim, Ho-Youn;Hong, Ji-Ho;Moon, Sang-Tae;Han, Jae-Won;Kim, Kee-Ho
Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
/
2004.07a
/
pp.252-255
/
2004
반도체는 high integrated, high speed, low power를 위하여 design 뿐만 아니라 재료 측면에서도 많은 변화를 가져오고 있으며, RC delay time을 줄이기 위하여 Al 배선보다 비저항이 낮은 Cu와 low-k material 적용이 그 대표적인 예이다. 그러나, Cu 배선의 경우 dry etching이 어려우므로, 기존의 공정으로는 그 한계를 가지므로 damascene 또는 dual damascene 공정이 소개, 적용되고 있다. Damascene 공정은 절연막에 photo와 RIE 공정을 이용하여 trench를 형성시킨 후 electrochemical plating 공정을 이용하여 trench에 Cu를 filling 시킨다. 이후 CMP 공정을 이용하여 절연막 위의 Cu와 barrier material을 제거함으로서 Cu 배선을 형성하게 된다. Dual damascene 공정은 trench와 via를 동시에 형성시키는 기술로 현재 대부분의 Cu 배선 공정에 적용되고 있다. Cu CMP는 기존의 metal CMP와 마찬가지로 oxidizer를 이용한 Cu film의 화학반응과 연마 입자의 기계가공이 기본 메커니즘이다. Cu CMP에서 backside pressure 영향이 uniformity에 미치는 영향을 살펴보았으며, electrochemical plating 공정에서 발생하는 hump가 CMP 결과에 미치는 영향과 dishing 결과를 통하여 그 영향을 평가하였다.
Proceedings of the Korean Vacuum Society Conference
/
2011.02a
/
pp.189-190
/
2011
Cu가 기존 배선물질인 Al을 대체함에 따라 resistance-capacitance (RC) delay나 electromigration (EM) 등의 문제들이 어느 정도 해결되었다. 그러나 지속적인 배선 폭의 감소로 배선의 저항 증가, EM 현상 강화 그리고 stability 악화 등의 문제가 지속적으로 야기되고 있다. 이를 해결하기 위한 방법으로 Cu alloy seed layer를 이용한 barrier 자가형성 공정에 대한 연구를 진행하였다. 이 공정은 Cu 합금을 seed layer로 사용하여 도금을 한 후 열처리를 통해 SiO2와의 계면에서 barrier를 자가 형성시키는 공정이다. 이 공정은 매우 균일하고 얇은 barrier를 형성할 수 있고 별도의 barrier와 glue layer를 형성하지 않아 seed layer를 위한 공간을 추가로 확보할 수 있는 장점을 가지고 있다. 또한, via bottom에 barrier가 형성되지 않아 배선 전체 저항을 급격히 낮출 수 있다. 합금 물질로는 초기 Al이나 Mg에 대한 연구가 진행되었으나, 낮은 oxide formation energy로 인해 SiO2에 과도한 손상을 주는 문제점이 제기되었다. 최근 Mn을 합금 물질로 사용한 안정적인 barrier 형성 공정이 보고 되고 있다. 하지만, barrier 형성을 하기 위해 300도 이상의 열처리 온도가 필요하고 열처리 시간 또한 긴 단점이 있다. 본 실험에서는 co-sputtering system을 사용하여 Cu-V 합금을 형성하였고, barrier를 자가 형성을 위해 300도에서 500도까지 열처리 온도를 변화시키며 1시간 동안 열처리를 실시하였다. Cu-V 공정 조건 확립을 위해 AFM, XRD, 4-point probe system을 이용하여 표면 거칠기, 결정성과 비저항을 평가하였다. Cu-V 박막 내 V의 함량은 V target의 plasma power density를 변화시켜 조절 하였으며 XPS를 통해 분석하였다. 열처리 후 시편의 단면을 TEM으로 분석하여 Cu-V 박막과 SiO2 사이에 interlayer가 형성된 것을 확인 하였으며 EDS를 이용한 element mapping을 통해 Cu-V 내 V의 거동과 interlayer의 성분을 확인하였다. PVD Cu-V 박막은 기판 온도에 큰 영향을 받았고, 200 도 이상에서는 Cu의 높은 표면에너지에 의한 agglomeration 현상으로 거친 표면을 가지는 박막이 형성되었다. 7.61 at.%의 V함량을 가지는 Cu-V 박막을 300도에서 1시간 열처리 한 결과 4.5 nm의 V based oxide interlayer가 형성된 것을 확인하였다. 열처리에 의해 Cu-V 박막 내 V은 SiO2와의 계면과 박막 표면으로 확산하며 oxide를 형성했으며 Cu-V 박막 내 V 함량은 줄어들었다. 300, 400, 500도에서 열처리 한 결과 동일 조성과 열처리 온도에서 Cu-Mn에 의해 형성된 interlayer의 두께 보다 두껍게 성장 했다. 이는 V의 oxide formation nergyrk Mn 보다 작으므로 SiO2와의 계면에서 산화막 형성이 쉽기 때문으로 판단된다. 또한, V+5 이온 반경이 Mn+2 이온 반경보다 작아 oxide 내부에서 확산이 용이하며 oxide 박막 내에 여기되는 전기장이 더 큰 산화수를 가지는 V의 경우 더 크기 때문으로 판단된다.
Journal of the Institute of Electronics Engineers of Korea SD
/
v.39
no.3
/
pp.73-84
/
2002
Fast and accurate new capacitance determination methodology for non-uniform complicated multi-layer VLSI interconnects is presented. Since a capacitance determination of intricate multi-layer interconnects using 3-dimensional field-solver is not practical, quasi-3-dimensional methodology is presented. Interconnects with discontinuity (i.e., bend structure and different spacing between lines, etc.) are partitioned. Then, each partial capacitance of divided parts is extracted by using 2-dimensional extraction methodology. For a multi-layer interconnects with shielding layer, the system can be simplified by investigating a distribution of charge in it. Thereby, quasi-3-dimensional capacitance for multi-layer interconnects can be determined by combining solid-ground based 2-dimensional capacitance and shielding effect which is independently determined with layout dimensions. This methodology for complicated multi-layer interconnects is more accurate and cost-efficient than conventional 3-dimensional methodology It is shown that the quasi-3-dimensional capacitance methodology has excellent agreement with 3-dimensional field- solver-based results within 5% error.
Kim, Jae-Won;Jeong, Myeong-Hyeok;Jang, Eun-Jung;Park, Sung-Cheol;Cakmak, Erkan;Kim, Bi-Oh;Matthias, Thorsten;Kim, Sung-Dong;Park, Young-Bae
Korean Journal of Materials Research
/
v.20
no.6
/
pp.319-325
/
2010
3-D IC integration enables the smallest form factor and highest performance due to the shortest and most plentiful interconnects between chips. Direct metal bonding has several advantages over the solder-based bonding, including lower electrical resistivity, better electromigration resistance and more reduced interconnect RC delay, while high process temperature is one of the major bottlenecks of metal direct bonding because it can negatively influence device reliability and manufacturing yield. We performed quantitative analyses of the interfacial properties of Al-Al bonds with varying process parameters, bonding temperature, bonding time, and bonding environment. A 4-point bending method was used to measure the interfacial adhesion energy. The quantitative interfacial adhesion energy measured by a 4-point bending test shows 1.33, 2.25, and $6.44\;J/m^2$ for 400, 450, and $500^{\circ}C$, respectively, in a $N_2$ atmosphere. Increasing the bonding time from 1 to 4 hrs enhanced the interfacial fracture toughness while the effects of forming gas were negligible, which were correlated to the bonding interface analysis results. XPS depth analysis results on the delaminated interfaces showed that the relative area fraction of aluminum oxide to the pure aluminum phase near the bonding surfaces match well the variations of interfacial adhesion energies with bonding process conditions.
In submicron processes, the feature size of ULSI devices is critical, and it is necessary both to reduce the RC time delay for device speed performance and to enable higher current densities without electromigration. In case of contacts between semiconductor and metal in semiconductor devices, it may be very unstable during the thermal annealing process. To prevent these problems, we deposited tungsten carbon nitride (W-C-N) ternary compound thin film as a diffusion barrier for preventing the interdiffusion between metal and semiconductor. The thickness of W-C-N thin film is $1,000{\AA}$ and the process pressure is 7mTorr during the deposition of thin film. In this work we studied the interface effects W-C-N diffusion barrier using the XRD and 4-point probe.
The Transactions of the Korea Information Processing Society
/
v.7
no.8
/
pp.2484-2496
/
2000
High speed switches have been developing to interconnect a large number of nodes. It is important to analyze the switch performance under various conditions to satisfy the requirements. Queueing analysis, in general, has the intrinsic problem of large state space dimension and complex computation. In fact, The petri net is a graphical and mathematical model. It is suitable for various applications, in particular, manufacturing systems. It can deal with parallelism, concurrence, deadlock avoidance, and asynchronism. Currently it has been applied to the performance of computer networks and protocol verifications. This paper presents a framework for modeling and analyzing ATM switch using stochastic activity networks (SANs). In this paper, we provide the ATM switch model using SANs to extend easily and an approximate analysis method to apply A TM switch models, which significantly reduce the complexity of the model solution. Cell arrival process in output-buffered Queueing A TM switch with finite buffer is modeled as Markov Modulated Poisson Process (MMPP), which is able to accurately represent real traffic and capture the characteristics of bursty traffic. We analyze the performance of the switch in terms of cell-loss ratio (CLR), mean Queue length and mean delay time. We show that the SAN model is very useful in A TM switch model in that the gates have the capability of implementing of scheduling algorithm.
The Journal of Korean Institute of Electromagnetic Engineering and Science
/
v.27
no.5
/
pp.445-453
/
2016
This paper presents the implementation and design of the 1T-1R wireless HD video streaming systems over 28 GHz mmWave frequency using 3GPP LTE-TDD standard on NI USRP RIO SDR platform. The baseband of the system uses USRP RIO that are stored in Xilinx Kintex-7 chip to implement LTE-TDD transceiver modem, the signal that are transceived from USRP RIO up or down converts to 28 GHz by using self-designed 28 GHz RF transceiver modules and it is finally communicated HD video data through self-designed $4{\times}8$ sub array antennas. It is that communication method between USRP RIO and Host PC use PCI express ${\times}4$ to minimize delay of data to transmit and receive. The implemented system show high error vector magnitude performance above 25.85 dBc and to transceive HD video in experiment environment anywhere.
Proceedings of the Korean Vacuum Society Conference
/
2012.02a
/
pp.256-256
/
2012
Cu가 기존 배선물질인 Al을 대체함에 따라 resistance-capacitance delay와 electromigration (EM) 등의 문제들이 어느 정도 해결되었다. 그러나 지속적인 배선 폭의 감소로 배선의 저항 증가, EM 현상 강화 그리고 stability 악화 등의 문제가 지속적으로 야기되고 있다. 이를 해결하기 위한 방법으로 Cu alloy seed layer를 이용한 barrier 자가형성 공정에 대한 연구를 진행하였다. 이 공정은 Cu 합금을 seed layer로 사용하여 도금을 한 후 열처리를 통해 $SiO_2$와의 계면에서 barrier를 자가 형성시키는 공정이다. 이 공정은 매우 균일하고 얇은 barrier를 형성할 수 있고 별도의 barrier와 glue layer를 형성하지 않아 seed layer를 위한 공간을 추가로 확보할 수 있는 장점을 가지고 있다. 또한, via bottom에 barrier가 형성되지 않아 배선 전체 저항을 급격히 낮출 수 있다. 합금 물질로는 초기 Al이나 Mg에 대한 연구가 진행되었으나, 낮은 oxide formation energy로 인해 SiO2에 과도한 손상을 주는 문제점이 제기되었다. 최근 Mn을 합금 물질로 사용한 안정적인 barrier 형성 공정이 보고 되고 있다. 하지만, barrier 형성을 하기 위해 300도 이상의 열처리 온도가 필요하고 열처리 시간 또한 긴 단점이 있다. 본 실험에서는 co-sputtering system을 사용하여 Cu-V 합금을 형성하였고, barrier를 자가 형성을 위해 300도에서 500도까지 열처리 온도를 변화시키며 1시간 동안 열처리를 실시하였다. Cu-V 공정 조건 확립을 위해 AFM, XRD, 4-point probe system을 이용하여 표면 거칠기, 결정성과 비저항을 평가하였다. Cu-V 박막 내 V의 함량은 V target의 plasma power density를 변화시켜 조절 하였으며 XPS를 통해 분석하였다. 열처리 후 시편의 단면을 TEM으로 분석하여 Cu-V 박막과 $SiO_2$ 사이에 interlayer가 형성된 것을 확인 하였으며 EDS를 이용한 element mapping을 통해 Cu-V 내 V의 거동과 interlayer의 성분을 확인하였다. PVD Cu-V 박막은 기판 온도에 큰 영향을 받았고, 200도 이상에서는 Cu의 높은 표면에너지에 의한 agglomeration 현상으로 거친 표면을 가지는 박막이 형성되었다. 7.61 at.%의 V함량을 가지는 Cu-V 박막을 300도에서 1시간 열처리 한 결과 4.5 nm의 V based oxide interlayer가 형성된 것을 확인하였다. 열처리에 의해 Cu-V 박막 내 V은 $SiO_2$와의 계면과 박막 표면으로 확산하며 oxide를 형성했으며 Cu-V 박막 내 V 함량은 줄어들었다. 300, 400, 500도에서 열처리 한 결과 동일 조성과 열처리 온도에서 Cu-Mn에 의해 형성된 interlayer의 두께 보다 두껍게 성장했다. 이는 V의 oxide formation energy가 Mn 보다 작으므로 SiO2와의 계면에서 산화막 형성이 쉽기 때문으로 판단된다. 또한, $V^{+5}$이온 반경이 $Mn^{+2}$이온 반경보다 작아 oxide 내부에서 확산이 용이하며 oxide 박막 내에 여기되는 전기장이 더 큰 산화수를 가지는 V의 경우 더 크기 때문으로 판단된다.
Proceedings of the Korean Vacuum Society Conference
/
2012.02a
/
pp.431-432
/
2012
In the era of 20 nm scaled semiconductor volume manufacturing, Microelectronics Manufacturing Engineering Education is presented in this paper. The purpose of microelectronic engineering education is to educate engineers to work in the semiconductor industry; it is therefore should be considered even before than technology development. Three Microelectronics Manufacturing Engineering related courses are introduced, and how undergraduate students acquired hands-on experience on Microelectronics fabrication and manufacturing. Conventionally employed wire bonding was recognized as not only an additional parasitic source in high-frequency mobile applications due to the increased inductance caused from the wiring loop, but also a huddle for minimizing IC packaging footprint. To alleviate the concerns, chip bumping technologies such as flip chip bumping and pillar bumping have been suggested as promising chip assembly methods to provide high-density interconnects and lower signal propagation delay [1,2]. Aluminum as metal interconnecting material over the decades in integrated circuits (ICs) manufacturing has been rapidly replaced with copper in majority IC products. A single copper metal layer with various test patterns of lines and vias and $400{\mu}m$ by $400{\mu}m$ interconnected pads are formed. Mask M1 allows metal interconnection patterns on 4" wafers with AZ1512 positive tone photoresist, and Cu/TiN/Ti layers are wet etched in two steps. We employed WPR, a thick patternable negative photoresist, manufactured by JSR Corp., which is specifically developed as dielectric material for multi- chip packaging (MCP) and package-on-package (PoP). Spin-coating at 1,000 rpm, i-line UV exposure, and 1 hour curing at $110^{\circ}C$ allows about $25{\mu}m$ thick passivation layer before performing wafer level soldering. Conventional Si3N4 passivation between Cu and WPR layer using plasma CVD can be an optional. To practice the board level flip chip assembly, individual students draw their own fan-outs of 40 rectangle pads using Eagle CAD, a free PCB artwork EDA. Individuals then transfer the test circuitry on a blank CCFL board followed by Cu etching and solder mask processes. Negative dry film resist (DFR), Accimage$^{(R)}$, manufactured by Kolon Industries, Inc., was used for solder resist for ball grid array (BGA). We demonstrated how Microelectronics Manufacturing Engineering education has been performed by presenting brief intermediate by-product from undergraduate and graduate students. Microelectronics Manufacturing Engineering, once again, is to educating engineers to actively work in the area of semiconductor manufacturing. Through one semester senior level hands-on laboratory course, participating students will have clearer understanding on microelectronics manufacturing and realized the importance of manufacturing yield in practice.
본 웹사이트에 게시된 이메일 주소가 전자우편 수집 프로그램이나
그 밖의 기술적 장치를 이용하여 무단으로 수집되는 것을 거부하며,
이를 위반시 정보통신망법에 의해 형사 처벌됨을 유념하시기 바랍니다.
[게시일 2004년 10월 1일]
이용약관
제 1 장 총칙
제 1 조 (목적)
이 이용약관은 KoreaScience 홈페이지(이하 “당 사이트”)에서 제공하는 인터넷 서비스(이하 '서비스')의 가입조건 및 이용에 관한 제반 사항과 기타 필요한 사항을 구체적으로 규정함을 목적으로 합니다.
제 2 조 (용어의 정의)
① "이용자"라 함은 당 사이트에 접속하여 이 약관에 따라 당 사이트가 제공하는 서비스를 받는 회원 및 비회원을
말합니다.
② "회원"이라 함은 서비스를 이용하기 위하여 당 사이트에 개인정보를 제공하여 아이디(ID)와 비밀번호를 부여
받은 자를 말합니다.
③ "회원 아이디(ID)"라 함은 회원의 식별 및 서비스 이용을 위하여 자신이 선정한 문자 및 숫자의 조합을
말합니다.
④ "비밀번호(패스워드)"라 함은 회원이 자신의 비밀보호를 위하여 선정한 문자 및 숫자의 조합을 말합니다.
제 3 조 (이용약관의 효력 및 변경)
① 이 약관은 당 사이트에 게시하거나 기타의 방법으로 회원에게 공지함으로써 효력이 발생합니다.
② 당 사이트는 이 약관을 개정할 경우에 적용일자 및 개정사유를 명시하여 현행 약관과 함께 당 사이트의
초기화면에 그 적용일자 7일 이전부터 적용일자 전일까지 공지합니다. 다만, 회원에게 불리하게 약관내용을
변경하는 경우에는 최소한 30일 이상의 사전 유예기간을 두고 공지합니다. 이 경우 당 사이트는 개정 전
내용과 개정 후 내용을 명확하게 비교하여 이용자가 알기 쉽도록 표시합니다.
제 4 조(약관 외 준칙)
① 이 약관은 당 사이트가 제공하는 서비스에 관한 이용안내와 함께 적용됩니다.
② 이 약관에 명시되지 아니한 사항은 관계법령의 규정이 적용됩니다.
제 2 장 이용계약의 체결
제 5 조 (이용계약의 성립 등)
① 이용계약은 이용고객이 당 사이트가 정한 약관에 「동의합니다」를 선택하고, 당 사이트가 정한
온라인신청양식을 작성하여 서비스 이용을 신청한 후, 당 사이트가 이를 승낙함으로써 성립합니다.
② 제1항의 승낙은 당 사이트가 제공하는 과학기술정보검색, 맞춤정보, 서지정보 등 다른 서비스의 이용승낙을
포함합니다.
제 6 조 (회원가입)
서비스를 이용하고자 하는 고객은 당 사이트에서 정한 회원가입양식에 개인정보를 기재하여 가입을 하여야 합니다.
제 7 조 (개인정보의 보호 및 사용)
당 사이트는 관계법령이 정하는 바에 따라 회원 등록정보를 포함한 회원의 개인정보를 보호하기 위해 노력합니다. 회원 개인정보의 보호 및 사용에 대해서는 관련법령 및 당 사이트의 개인정보 보호정책이 적용됩니다.
제 8 조 (이용 신청의 승낙과 제한)
① 당 사이트는 제6조의 규정에 의한 이용신청고객에 대하여 서비스 이용을 승낙합니다.
② 당 사이트는 아래사항에 해당하는 경우에 대해서 승낙하지 아니 합니다.
- 이용계약 신청서의 내용을 허위로 기재한 경우
- 기타 규정한 제반사항을 위반하며 신청하는 경우
제 9 조 (회원 ID 부여 및 변경 등)
① 당 사이트는 이용고객에 대하여 약관에 정하는 바에 따라 자신이 선정한 회원 ID를 부여합니다.
② 회원 ID는 원칙적으로 변경이 불가하며 부득이한 사유로 인하여 변경 하고자 하는 경우에는 해당 ID를
해지하고 재가입해야 합니다.
③ 기타 회원 개인정보 관리 및 변경 등에 관한 사항은 서비스별 안내에 정하는 바에 의합니다.
제 3 장 계약 당사자의 의무
제 10 조 (KISTI의 의무)
① 당 사이트는 이용고객이 희망한 서비스 제공 개시일에 특별한 사정이 없는 한 서비스를 이용할 수 있도록
하여야 합니다.
② 당 사이트는 개인정보 보호를 위해 보안시스템을 구축하며 개인정보 보호정책을 공시하고 준수합니다.
③ 당 사이트는 회원으로부터 제기되는 의견이나 불만이 정당하다고 객관적으로 인정될 경우에는 적절한 절차를
거쳐 즉시 처리하여야 합니다. 다만, 즉시 처리가 곤란한 경우는 회원에게 그 사유와 처리일정을 통보하여야
합니다.
제 11 조 (회원의 의무)
① 이용자는 회원가입 신청 또는 회원정보 변경 시 실명으로 모든 사항을 사실에 근거하여 작성하여야 하며,
허위 또는 타인의 정보를 등록할 경우 일체의 권리를 주장할 수 없습니다.
② 당 사이트가 관계법령 및 개인정보 보호정책에 의거하여 그 책임을 지는 경우를 제외하고 회원에게 부여된
ID의 비밀번호 관리소홀, 부정사용에 의하여 발생하는 모든 결과에 대한 책임은 회원에게 있습니다.
③ 회원은 당 사이트 및 제 3자의 지적 재산권을 침해해서는 안 됩니다.
제 4 장 서비스의 이용
제 12 조 (서비스 이용 시간)
① 서비스 이용은 당 사이트의 업무상 또는 기술상 특별한 지장이 없는 한 연중무휴, 1일 24시간 운영을
원칙으로 합니다. 단, 당 사이트는 시스템 정기점검, 증설 및 교체를 위해 당 사이트가 정한 날이나 시간에
서비스를 일시 중단할 수 있으며, 예정되어 있는 작업으로 인한 서비스 일시중단은 당 사이트 홈페이지를
통해 사전에 공지합니다.
② 당 사이트는 서비스를 특정범위로 분할하여 각 범위별로 이용가능시간을 별도로 지정할 수 있습니다. 다만
이 경우 그 내용을 공지합니다.
제 13 조 (홈페이지 저작권)
① NDSL에서 제공하는 모든 저작물의 저작권은 원저작자에게 있으며, KISTI는 복제/배포/전송권을 확보하고
있습니다.
② NDSL에서 제공하는 콘텐츠를 상업적 및 기타 영리목적으로 복제/배포/전송할 경우 사전에 KISTI의 허락을
받아야 합니다.
③ NDSL에서 제공하는 콘텐츠를 보도, 비평, 교육, 연구 등을 위하여 정당한 범위 안에서 공정한 관행에
합치되게 인용할 수 있습니다.
④ NDSL에서 제공하는 콘텐츠를 무단 복제, 전송, 배포 기타 저작권법에 위반되는 방법으로 이용할 경우
저작권법 제136조에 따라 5년 이하의 징역 또는 5천만 원 이하의 벌금에 처해질 수 있습니다.
제 14 조 (유료서비스)
① 당 사이트 및 협력기관이 정한 유료서비스(원문복사 등)는 별도로 정해진 바에 따르며, 변경사항은 시행 전에
당 사이트 홈페이지를 통하여 회원에게 공지합니다.
② 유료서비스를 이용하려는 회원은 정해진 요금체계에 따라 요금을 납부해야 합니다.
제 5 장 계약 해지 및 이용 제한
제 15 조 (계약 해지)
회원이 이용계약을 해지하고자 하는 때에는 [가입해지] 메뉴를 이용해 직접 해지해야 합니다.
제 16 조 (서비스 이용제한)
① 당 사이트는 회원이 서비스 이용내용에 있어서 본 약관 제 11조 내용을 위반하거나, 다음 각 호에 해당하는
경우 서비스 이용을 제한할 수 있습니다.
- 2년 이상 서비스를 이용한 적이 없는 경우
- 기타 정상적인 서비스 운영에 방해가 될 경우
② 상기 이용제한 규정에 따라 서비스를 이용하는 회원에게 서비스 이용에 대하여 별도 공지 없이 서비스 이용의
일시정지, 이용계약 해지 할 수 있습니다.
제 17 조 (전자우편주소 수집 금지)
회원은 전자우편주소 추출기 등을 이용하여 전자우편주소를 수집 또는 제3자에게 제공할 수 없습니다.
제 6 장 손해배상 및 기타사항
제 18 조 (손해배상)
당 사이트는 무료로 제공되는 서비스와 관련하여 회원에게 어떠한 손해가 발생하더라도 당 사이트가 고의 또는 과실로 인한 손해발생을 제외하고는 이에 대하여 책임을 부담하지 아니합니다.
제 19 조 (관할 법원)
서비스 이용으로 발생한 분쟁에 대해 소송이 제기되는 경우 민사 소송법상의 관할 법원에 제기합니다.
[부 칙]
1. (시행일) 이 약관은 2016년 9월 5일부터 적용되며, 종전 약관은 본 약관으로 대체되며, 개정된 약관의 적용일 이전 가입자도 개정된 약관의 적용을 받습니다.