• 한국CDE학회논문집
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• 제18권4호
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• pp.250-257
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• 2013

This paper introduces a failure analysis procedure that underpins real-time fault prognosis. In the previous study, we developed a systematic eventization procedure which makes it possible to reduce the original data size into a manageable one in the form of event logs and eventually to extract failure patterns efficiently from the reduced data. Failure patterns are then extracted in the form of event sequences by sequence-mining algorithms, (e.g. FP-Tree algorithm). Extracted patterns are stored in a failure pattern library, and eventually, we use the stored failure pattern information to predict potential failures. The two practical case studies (marine diesel engine and SIRIUS-II car engine) provide empirical support for the performance of the proposed failure analysis procedure. This procedure can be easily extended for wide application fields of failure analysis such as vehicle and machine diagnostics. Furthermore, it can be applied to human health monitoring & prognosis, so that human body signals could be efficiently analyzed.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 1998년도 가을 학술발표논문집 Vol.25 No.2 (3)
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• pp.436-438
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• 1998

신뢰성 향상은 분산 시스템의 기본 목표이며, 이를 위하여 서비스를 제공해 주는 서버 객체의 중복이 불가피 하다. 본 논문에서는 중복과 함께 고려되어야 할 기본적인 사항들을 알아보고, 현재의 시스템들을 CORBA 환경과 CORBA 에 기반하지 않은 환경으로 나누어, 각각의 시스템 환경하에서 신뢰성 있는 분산 어플리케이션의 구현을 제공하기 위해 진행되었던 연구 사례로 Orbix+Isis, Electra와 Chameleon을 소개한다. 또한 디지털 도서관에서 핸들 서비스를 제공하고 있는 핸들 서버의 장애 감내을 위한 장애 감내형 다중화 서버 모델을 제시하고, 이를 제공하기 위한 ILU의 인터페이스를 제시함으로써, 장애 감내형 디지털 도서관 서비스 구조 설계에 관한 연구를 소개한다.

• Nuclear Engineering and Technology
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• 제36권3호
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• pp.219-228
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• 2004

[1] and [2] present an approach to diagnosing possible defects in the mechanical systems of a nuclear power plant. In this paper, by using a fault library as a database and training data, we develop a diagnostic algorithm 1) to decide whether an Air Operated Valve system is sound or not and 2) to identify the defect from which an Air-Operated Valve system suffers, if any. This algorithm is composed of three stages: a neural net stage, a non-neural net stage, and an integration stage. The neural net stage is a simple perceptron, a pattern-recognition module, using a neural net. The non-neural net stage is a simple pattern-matching algorithm, which translates the degree of matching into a corresponding number. The integration stage collects each output and makes a decision. We present a simulation result and confirm that the developed algorithm works accurately, if the input matches one in the database.

• 전자공학회논문지C
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• 제34C권9호
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• pp.53-60
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• 1997

In this paper, an efficient BILBO(named EBILBO) is proposed for batch testing application when a BIST (built-in self test) circuit is implemented on ASIC. In a large and complex circuit, the proposed algorithm of batch testing has one pin-count that can easily control 4 test modes in the normal speed of circuit operation. For the implementation of the BIST cifcuit, the test patern needed is generated by PRTPG(pseudo-random test pattern generator) and the ouput is observed by proposed algorithm is easily modified, such as the modelling of test pattern genration, signature EBILBO area and performance of the implemented BIST are evaluated using ISCAS89 benchmark circuits. As a resutl, in a circuit above 600 gates, it is confirmed that test patterns are genrated flexibly about 500K as EBILBO area is 59%, and the range of fault coverage is from 88.3% to 100%. And the optimized operation frequency of EBILBO designed and the area are 50MHz and 150K respectively. On the BIST circit of the proposed batch testing, the test mode of EBILBO is able to execute as realtime that has te number of s$\^$+/n$\^$+/(2s/2p-1) clocks simultaneously with the normal mode of circuit operation. Also the proposed algorithm is made of the library with VHDL coding thus, it will be widely applied to DFT (design for testability) that satisfies the design and test field.

• 한국정보전자통신기술학회논문지
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• 제11권4호
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• pp.331-339
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• 2018

IEEE 1588은 측정 및 제어 시스템에서 사용되는 네트워크의 정확한 시각 동기 표준(PTP, Precision Time Protocol)이다. Best Master Clock (BMC) 알고리즘은 PTP에서 최적의 마스터-슬레이브 계층을 선택하기 위해 사용한다. 슬레이브가 마스터와의 링크 장애 또는 현재의 시각 동기 에러가 발생하였을 때, BMC는 자동으로 다른 마스터 신호를 수신할 수 있도록 한다. 이때의 슬레이브 클럭은 마스터 신호의 장애 보상 시간 값에 따라 달라진다. 그러나 BMC 알고리즘에서는 마스터 클럭의 장애 발생에 따른 빠른 고장 복구 방안은 전혀 고려하지 않았다. 이에 본 논문에서는 네트워크 본딩 (Bonding) 기술을 적용하여 마스터 클럭의 장애에 따른 빠른 복구 방안을 제시하였다. 본 연구는 리눅스 시스템의 PTP livery 데몬(Ptpd)과 IEEE 1588의 특정 프로파일을 사용하였으며, 본딩 모드를 통해서 제어하도록 하였다. 네트워크 본딩 기술은 둘 이상의 네트워크 인터페이스 신호를 하나의 네트워크 인터페이스에 전송하기 위해 신호를 결합하는 과정에 대한 것으로, 네트워크의 이중화와 성능 향상을 제공한다. 본딩 기술은 만약 하나의 링크에서 장애가 발생하면, 본딩되어 있는 다른 링크를 통해서 즉각적으로 신호 전달이 가능하기에 네트워크의 이중화 또는 부하 분산 등에 사용한다. IEEE 1588만 적용한 것과 대비하여 IEEE 1588 기술과 네트워크 본딩 기술을 결합한 네트워크 복구 기술의 뛰어난 성능을 본 논문을 통하여 증명하였다.

• 한국정보처리학회논문지
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• 제4권7호
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• pp.1900-1906
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• 1997

본 논문에서는 FPGA에 회로를 설계할 때, 일괄검사가 가능한 BIST의 효율적인 BILBO(이하 EBILBO)를 설계한다. 제안된 일괄검사 알고리즘은 회로의 복잡도와 규모가 큰 회로에서 하나의 핀(pin)으로 정상속도에서 회로검사가 가능하다. BIST 설계에서, 필요한 검사패턴은 의사 랜덤패턴으로 생성하고, 출력은 다중 입력 쉬프트 레지스터에 의한 병렬 신호분석으로 검사하였다. 제안된 알고리즘은 VHDL로 동작적 기술하므로 검사패턴 생성과 응답분석 및 압축에 대한 모델을 용이하게 변경할 수 있다. FPGA상에 설계된 회로에서, 구현된 BIST의 EBILBO의 면적과 성능은 ISCAS89 벤치마크 회로를 통하여 평가하였다. 600 셀(cell) 이상의 회로에서 EBILBO 면적은 30% 이하로 감소하고, 검사패턴은 500K 정도로 신축성 있게 생성되고, 고장검출률의 범위는 88.3%에서 100%임을 확인하였다. 일괄검사의 BIST를 위한 EBILBO 동작은 정상모드와 병행하여 실시간으로 검사모드를 $s+n+(2^s/2^p-1)$시간 내에 동시에 수행할 수 있다.(CUT의 PI 수;n, 레지스터 수;s, p는 다항식의 차수). 제안된 알고리즘은 VHDL 코딩으로 설계와 검사가 병행될 수 있는 라이브러리로 구축되어 DFT에 광범위하게 응용되어질 수 있다.