• 마이크로전자및패키징학회지
• /
• 제18권2호
• /
• pp.43-48
• /
• 2011

구리의 전해정련공정에서의 최대 전류밀도는 350 A/$m^2$ 이며 생산성의 증가를 위해선 고전류밀도가 필요하다. 회전전극(RDE)을 이용하면 구리의 표면 확산층의 두께조절이 가능하게 되며 안정적인 1000 A/$m^2$의 고전류밀도 구리 도 금이 가능하게 된다. 회전 속도 400rpm조건에서 안정적인 고전류밀도 구리 도금이 가능하였다. 구리 전해정련 과정 중 구리표면의 전착특성 향상을 위해 첨가제는 thiourea와 glue가 사용된다. 고전류밀도 조건에서 첨가제의 거동을 알아보기 위 해 구리가 전착되는 영역에서 첨가제의 농도에 따른 potentiodynamic polarization 실험을 하였고, 1000 A/$m^2$ 조건에서 정전류 실험을 하였다. 동일한 선속도를 인가하기 위해 원통형 회전전극을 이용해 구리도금을 하였고, 도금층의 표면조도 측정에서 thiourea가 16 ppm 들어갔을 때 가장 낮은 조도와 안정적인 취성특성을 나타내었다. 첨가되는 glue의 양이 증가할 수록 표면 조도는 증가하였고, 구리도금층의 경도는 큰 차이가 없었다. 결정립 미세화제로 사용되는 thiourea의 첨가량의 증가에 따라 구리의 핵 성장은 미세해졌고, glue 첨가량의 증가에 따라서는 핵 성장이 영향을 받지 않았다.

• 지구물리와물리탐사
• /
• 제10권1호
• /
• pp.50-59
• /
• 2007

물위나 육지에서 끄는 방식의 전기비저항 배열법의 등장은 그 자료량의 규모를 항공전자탐사의 규모에 가깝게 만들었으며, 이렇게 얻어진 자료들의 대부분은 해석을 위한 1 차원 역산이 시도되었다. 이 자료들의 믿을만한 해석과 자료처리를 실행 가능화시키기 위해서는 강력하고 완벽한 자동화 공정은 필수 불가결한 요소이다. 하상이나 염수 대수층의 상부와 같은 뾰족한 경계를 찾아내야 하므로 평활화제한법의 이용은 최소화 시켜야 한다. 적절한 역산 방식이라면 신호를 감쇠시키는 전도성 기반암의 경우에는 해석의 오류를 피하기 위해 낮은 신호대 잡음비를 현명하게 다룰 수 있어야 한다. 이를 위해 각각의 전극 배열법에 대해 하나의 탄력적 두께를 갖는 층을 운용하는 잡음 인지 역산 방법이 코딩되었다. 잡음 인지 역산법은 만약 전도성 기반암이 선호를 감쇠시켜 잡음 수준보다 작게 만들면 이를 감지하여 적당한 위치에 전도성 기반암을 갖는 모형을 구성해 준다. 초기모형의 층들은 4 극으로 구성된 각 전기 배열법의 유효깊이가 미치는 범위 내에서 제 위치를 찾아가게 된다. 이 알고리듬은 4 극의 유효깊이가 대략 지수함수적인 배열을 이루어 자료가 얻어졌을 때 가장 최상의 결과를 나타낸다. 접지저항을 줄이기 위한 선전극이나 용량선 안테나(capacitive-antenna)에 의한 자료의 역산도 가능하다. 이 논문은 이론자료와 오스트레일리아의 Murray 강의 염분차단 계획의 예를 들어 개발된 알고리듬의 유용성을 보여주었다.

• 한국전기전자재료학회:학술대회논문집
• /
• 한국전기전자재료학회 2010년도 하계학술대회 논문집
• /
• pp.11-11
• /
• 2010

Thin-film-transistors (TFTs) that can be deposited at low temperature have recently attracted lots of applications such as sensors, solar cell and displays, because of the great flexible electronics and transparent. Transparent and flexible transistors are being required that high mobility and large-area uniformity at low temperature [1]. But, unfortunately most of TFT structures are used to be $SiO_2$ as gate dielectric layer. The $SiO_2$ has disadvantaged that it is required to high driving voltage to achieve the same operating efficiency compared with other high-k materials and its thickness is thicker than high-k materials [2]. To solve this problem, we find lots of high-k materials as $HfO_2$, $ZrO_2$, $SiN_x$, $TiO_2$, $Al_2O_3$. Among the High-k materials, $Al_2O_3$ is one of the outstanding materials due to its properties are high dielectric constant ( ~9 ), relatively low leakage current, wide bandgap ( 8.7 eV ) and good device stability. For the realization of flexible displays, all processes should be performed at very low temperatures, but low temperature $Al_2O_3$ grown by sputtering showed deteriorated electrical performance. Further decrease in growth temperature induces a high density of charge traps in the gate oxide/channel. This study investigated the effect of growth temperatures of ALD grown $Al_2O_3$ layers on the TFT device performance. The ALD deposition showed high conformal and defect-free dielectric layers at low temperature compared with other deposition equipments [2]. After ITO was wet-chemically etched with HCl : $HNO_3$ = 3:1, $Al_2O_3$ layer was deposited by ALD at various growth temperatures or lift-off process. Amorphous InGaZnO channel layers were deposited by rf magnetron sputtering at a working pressure of 3 mTorr and $O_2$/Ar (1/29 sccm). The electrodes were formed with electron-beam evaporated Ti (30 nm) and Au (70 nm) bilayer. The TFT devices were heat-treated in a furnace at $300^{\circ}C$ and nitrogen atmosphere for 1 hour by rapid thermal treatment. The electrical properties of the oxide TFTs were measured using semiconductor parameter analyzer (4145B), and LCR meter.

• 전기화학회지
• /
• 제19권3호
• /
• pp.114-121
• /
• 2016

본 연구에서는 리튬이온전지의 충방전시 발생하는 발열특성을 CFD 모델링하고, 발열에 따른 충방전 특성을 해석하였다. 리튬이온전지는 직교 파우치형 구조로서 두께방향으로의 1차원계로 설정하여, 전류밀도 방정식, 열 및 물질전달 지배방정식을 도입하였다. Cut-off 전압이 3 V에서 충방전 전류밀도가 1C($17.5A/m^2$), 3C($52.5A/m^2$) 와 5C($87.5A/m^2$)에 대하여, 298K의 등온계와 충방전 전류밀도 별 발열계로 각각 설정하였다. 등온계와 발열계에서 모두 충방전 전류밀도가 높을수록 전지의 용량은 감소되는 것으로 나타났다. 등온계에 비하여 발열계에서 충방전 시간이 증가하였으며, 이는 발열에 의한 온도의 증가로 인해 전극의 평형전위가 감소하고, 리튬이온의 확산계수가 증가하기 때문인 것으로 고려된다. 또한, 리튬이온전지의 충전과 방전에 의한 열 발생 영향을 제어하기 위한 냉각효과를 분석하였다.

• 생물환경조절학회지
• /
• 제25권1호
• /
• pp.49-56
• /
• 2016

본 연구는 의료살균기술의 하나인 전극을 이용한 전기충격 살균법을 순환식 수경재배의 배양액 재순환을 위한 배액 살균기술로 활용하고, 배액의 전기살균소독시스템을 구축하고자 할 때, 살균소독 효과가 높으며, 친환경적이고 경제적인 배양액 살균소독기술의 개발 및 전기살균소독시스템에서 사용될 전극의 최적 조건을 구명하고 전기소독의 가능성을 확인하기 위해 수행되었다. 전기살균소독시스템 구축 시 적정 전극소재 구명을 위해 금속 전도체의 특성 조사 및 전기실험을 실시하여 배액의 pH와 EC변화유무와 침전물 발생여부 및 배액의 원소변화 유무를 분석하였다. 새로이 개발된 전기살균소독시스템 구축 시 가장 적합한 금속 전도체 전극소재로는 전기전도도가 높고, 저항이 적으며, 소재의 수급이 용이하고, 가격이 저렴한 스테인리스 스틸임을 확인하였으며. 또한 스테인리스 스틸을 전극으로 사용하였을 때, 전기를 공급하기 전과 24V 이내의 전기를 공급한 후의 배양액내 원소변화는 거의 없는 것으로 분석되었다. 전극의 두께보다는 넓이가 증가함에 따라 전류의 양이 증가하였으며 전극의 거리가 멀수록 목표 전류량에 도달하는 시간이 증가하였다. 적합한 전류량에 따른 주요 병원균의 살균력을 조사한 결과 대표적 세균병인 풋마름병의 원인균인 Ralstonia solanacearum가 전류 15V-3A 170초에서 97%가 사멸되는 것을 확인하였으며 곰팡이병인 Fusarium oxysporum은 24V-10A에서 98%의 살균력을 보였다.

• 마이크로전자및패키징학회지
• /
• 제24권1호
• /
• pp.45-50
• /
• 2017

본 연구에서는 Sn-0.7Cu-xZn 무연솔더와 OSP 표면처리 된 솔더접합부의 전단강도를 Zn 함유량에 따라 평가하였다. 다섯 종류의 Sn-0.7Cu-xZn (x=0, 0.5, 1.0, 1.5, 2.0 wt.%) 솔더페이스트를 제작한 뒤, OSP(organic solderability preservative) 표면처리 한 PCB(printed circuit board) 기판의 전극에 리플로우 공정으로 180 um 직경의 솔더볼을 형성하였다. 전단강도는 두 가지 조건의 전단속도(0.01, 0.1 m/s)로 고속전단시험(high speed shear test)을 통해 측정하였고, 고속전단시험 시에 측정된 F-x(Force-distance) curve를 통해 파괴에너지(fracture energy)를 계산하였다, SEM(주사전자현미경, scanning electron microscopy)과 EDS(energy dispersive spectroscopy) 분석을 통하여 단면과 파단면을 관찰하였고, 금속간 화합물(intermetallic compound, IMC) 층을 분석하였다. Zn 함유량이 증가함에 따라 금속간 화합물 층의 두께는 감소하였고, Zn 함유량이 0.5 wt.%일 때 가장 높은 전단 강도(shear strength)를 나타내었다. 전체적으로 높은 전단속도 조건의 전단강도 값이 낮은 전단속도 조건의 전단강도보다 높았다.

• 대한전자공학회논문지
• /
• 제18권3호
• /
• pp.42-51
• /
• 1981

결정방위 (100)인 단결정 P형 실리콘 기판으로 N+PP+ 태양전지를 제작하였다. 뒷면의 P+층의 형성은 940℃에서 60분간 boron nitride를 사용하는 첫번째 boron predeposition과 boron glass를 제거하지 않고 1145℃에서 3시간 동안 행하는 두번째 predeposition으로 이루어지며 boron 확산층의 어닐링은 1100℃에서 40분간 하였다. 앞면의 N+ 층의 형성은 900℃에서 7∼15분동안 POCI3 source를 사용하는 Phosphorus Predeposition으로 이루어지며 어닐링은 800℃에서 1시간 동안 dryO2분위기로 하였다 금속전극층의 형성은 Ti, Pd, Ag의 순으로 앞, 뒷면에 이들 금속들을 질공증착한 후 사진식각을 함으로써 이루어지며 이에 다시 전기도금을 하여 전체 전극층의 두께를 3∼4μm정도로 증가시켰다. 표면 광반사를 줄이기 위해 앞면에 400℃에서 silicon nitride를 입혔으며 마지막으로 550℃에서 10분간 alloy를 함으로써 금속전극의 신뢰도를 높혔다. 그 결과 제작된 면적 3.36㎠의 N+PP+ 전지들은 100mW/㎠의 인공조명하에서 단락전류 103mA, 개방전압 0.59V ,충실도 0.8을 보였다. 따라서 실제 전면적(수광면적)효율이 14.4%(16.2%)가 되어 BSF가 없는 N+P 전지의 11%전면적 변환효율에서 약3.5%의 효율이 개선되었다.

• 대한전자공학회논문지SD
• /
• 제45권5호
• /
• pp.19-25
• /
• 2008

본 연구에서는 유기반도체인 펜타센과 소스-드레인 금속전극사이에 $C_{60}$을 홀주입층으로 적용한 유기박막트랜지스터를 제작하여 $C_{60}$을 삽입하지 않은 소자와의 전기적특성을 비교하였다. $C_{60}/Au$ 이중전극을 사용한 소자의 경우 Au단일전극을 사용한 소자와 비교하였을 때 전하이동도는 0.298 $cm^2/V{\cdot}s$에서 0.452 $cm^2/V{\cdot}s$ 문턱전압의 경우 -13.3V에서 -10.8V로 향상되었으며, contact resistance를 추출하여 비교하였을 경우 감소함을 확인할 수 있었다. 이러한 성능의 향상은 $C_{60}$을 Au와 pentacene 사이에 삽입하였을 경우 Au-pentacene 간의 원하지 않는 화학적 반응을 막아줌으로써 홀 주입장벽를 감소시켜 홀 주입이 향상되었기 때문이다. 또한 Al을 전극으로 적용한 OTFT도 제작하였다. 기존에 Al은 OTFT에 단일전극으로 사용하였을 경우 둘간의 높은 홀 주입장벽으로 인해 채널이 거의 형성되지 않았으나, $C_{60}/Al$ 이중전극을 사용한 소자의 경우 전하이동도와 전류점멸비은 0.165 $cm^2/V{\cdot}s$, $1.4{\times}10^4$ 으로써 Al를 단일전극으로 사용하는 소자의 전기적 특성에 비해 크게 향상되어진 소자를 제작할 수 있었다. 이는 $C_{60}$과 Al이 접합시에 interface dipole의 형성으로 Al의 vacuum energy level이 변화로 인한 Al의 work function이 증가되어 pentacene과 Al간의 hole injection barrier가 감소되었기 때문이다.

• 한국의학물리학회지:의학물리
• /
• 제13권2호
• /
• pp.55-61
• /
• 2002

본 연구는 제작된 방사선 측정시스템을 평가하기 위한 방법중의 하나인 유효측정점을 명확히 정하기 위하여 실행되었다. 일반적으로 원통형이나 두 전극간의 간격이 매우 작은 평행평판형 이온함의 경우 유효측정점은 잘 정의 되어있다. 그 정의에 의하면 그리 크지 않은 체적을 갖는 평행평판형 이온함의 유효측정점은 방사선이 입사되는 윗면의 바로 아래로 정의한다고 되어있다. 그러나 본 연구에서 제작한 이온함과 같이 두 전극간의 간격을 비교적 크게 할 경우 위의 정의는 더 이상 유효하지 않을 수도 있을 것으로 생각되어 평행평판형 이온함의 두 전극간의 간격을 3, 6, 10 mm로 하여 체적이 0.9, 1.9, 3.1 cc로 비교적 크게 한 경우에 그 유효측정점의 변화를 검토하고자 하였다. 실험은 의료용 선형가속기로부터 발생가능한 광자선 6, 10 MV와 전자선 6, 12 MeV에 대하여 시행되었으며, 방법은 이온함의 buildup의 두께를 증가시켜가면서 방사선의 측정선량이 최대가 되는 깊이를 조사하였다. 그 결과 광자선과 전자선의 경우 조사된 모든 에너지에 대하여 그 정도의 차이는 있으나 전반적으로 이온함의 체적이 커짐에 따라서 즉, 두 전극간의 간격이 멀어짐에 따라서 유효측정점이 이온함의 윗면에서부터 이온함의 중심 쪽으로 이동하는 경향을 보였다. 그 정도는 이온함 체적의 크기가 커질수록 더 크게 이동하는 양상을 보였다. 이와 같은 결과로 볼 때 평행평판형 이온함의 경우는 두 전극간의 간격이 어느 정도 큰 경우에는 유효측정점이 변하게 됨으로 이온함의 체적에 따라서 그 유효측정점을 조사할 필요가 있다고 생각된다.

• 한국진공학회:학술대회논문집
• /
• 한국진공학회 2014년도 제46회 동계 정기학술대회 초록집
• /
• pp.344-344
• /
• 2014

Transparent amorphous oxide semiconductors such as a In-Ga-Zn-O (a-IGZO) have advantages for large area electronic devices; e.g., uniform deposition at a large area, optical transparency, a smooth surface, and large electron mobility >10 cm2/Vs, which is more than an order of magnitude larger than that of hydrogen amorphous silicon (a-Si;H).1) Thin film transistors (TFTs) that employ amorphous oxide semiconductors such as ZnO, In-Ga-Zn-O, or Hf-In-Zn-O (HIZO) are currently subject of intensive study owing to their high potential for application in flat panel displays. The device fabrication process involves a series of thin film deposition and photolithographic patterning steps. In order to minimize contamination, the substrates usually undergo a cleaning procedure using deionized water, before and after the growth of thin films by sputtering methods. The devices structure were fabricated top-contact gate TFTs using the a-IGZO films on the plastic substrates. The channel width and length were 80 and 20 um, respectively. The source and drain electrode regions were defined by photolithography and wet etching process. The electrodes consisting of Ti(15 nm)/Al(120 nm)/Ti(15nm) trilayers were deposited by direct current sputtering. The 30 nm thickness active IGZO layer deposited by rf magnetron sputtering at room temperature. The deposition condition is as follows: a rf power 200 W, a pressure of 5 mtorr, 10% of oxygen [O2/(O2+Ar)=0.1], and room temperature. A 9-nm-thick Al2O3 layer was formed as a first, third gate insulator by ALD deposition. A 290-nm-thick SS6908 organic dielectrics formed as second gate insulator by spin-coating. The schematic structure of the IGZO TFT is top gate contact geometry device structure for typical TFTs fabricated in this study. Drain current (IDS) versus drain-source voltage (VDS) output characteristics curve of a IGZO TFTs fabricated using the 3-layer gate insulator on a plastic substrate and log(IDS)-gate voltage (VG) characteristics for typical IGZO TFTs. The TFTs device has a channel width (W) of $80{\mu}m$ and a channel length (L) of $20{\mu}m$. The IDS-VDS curves showed well-defined transistor characteristics with saturation effects at VG>-10 V and VDS>-20 V for the inkjet printing IGZO device. The carrier charge mobility was determined to be 15.18 cm^2 V-1s-1 with FET threshold voltage of -3 V and on/off current ratio 10^9.