• 제목/요약/키워드: divisor

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n+1 소인수분해 알고리즘 (The n+1 Integer Factorization Algorithm)

  • 최명복;이상운
    • 한국인터넷방송통신학회논문지
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    • 제11권2호
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    • pp.107-112
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    • 2011
  • $n=pq$인 합성수 을 크기가 비슷한 p와 q로 소인수분해하는 것은 매우 어려운 문제이다. 대부분의 소인수분해 알고리즘은 $a^2{\equiv}b^2$ (mod $n$)인 제곱 합동이 되는 ($a,b$)를 소수의 곱 (인자 기준, factor base, B)으로 찾아 $a^2-b^2=(a-b)(a+b)$ 공식에 의거 유클리드의 최대공약수 공식을 적용하여 $p=GCD(a-b,n)$, $q=GCD(a+b,n)$으로 구한다. 여기서 ($a,b$)를 얼마나 빨리 찾는가에 알고리즘들의 차이가 있으며, B를 결정하는 어려움이 있다. 본 논문은 좀 더 효율적인 알고리즘을 제안한다. 제안된 알고리즘에서는 $n+1$을 3자리 소수까지 소인수분해하여 B를 추출하고 B의 조합 $f$를 결정한다. 다음으로, $a=fxy$가 되는 값을 $\sqrt{n}$ < $a$ < $\sqrt{2n}$ 범위에서 구하여 $n-2$의 소인수분해로 $x$를 얻고, $y=\frac{a}{fx}$, $y_1$={1,3,7,9}을 구한다. 제안된 알고리즘을 몇 가지 사례에 적용한 결과 $\sqrt{n}$ < $a$를 순차적으로 찾는 기존의 페르마 알고리즘에 비해 수행 속도를 현격히 단축시키는 효과를 얻었다.

분수 몫의 형태에 따른 아동들의 분수꼴 몫 개념의 발달 (The Type of Fractional Quotient and Consequential Development of Children's Quotient Subconcept of Rational Numbers)

  • 김아영
    • 대한수학교육학회지:수학교육학연구
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    • 제22권1호
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    • pp.53-68
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    • 2012
  • 본 연구는 아이들이 문장제 또는 수식 형태의 나눗셈의 결과를 여러 타입의 분수들-진분수, 가분수, 대분수-과 연관시키면서 분수가 가지는 여러 하위 개념 중 몫에 대한 개념 도식을 어떻게 구성해 가는지에 대하여 미국의 5학년 초등학생 네 명을 대상으로 이루어졌다. 실험 결과는 다음과 같았다. 균등분배 상황에서, 아이들은 나눗셈을 두 가지 방식으로 개념화하였다. 첫째, 아이들이 나눗셈을 통해 대분수 형태의 몫을 산출했을 경우, 이 대분수 형태의 몫은 진분수와 가분수 형태의 분수들을 부분-전체의 하위개념이 아니라 몫이라는 하위개념으로 이해하는데 개념적인 기초가 되었다. 둘째, 진분수 형태의 몫을 얻은 경우, 아이들은 그 몫을 곱셈구조의 예로 보려는 경향이 있었다. 즉, $a{\times}b=c$ ; $a{\div}c=\frac{1}{b}$ ; $b{\div}c=\frac{1}{a}$. 하지만, 장제법 계산은 소수 형태의 몫을 생산함으로써 아이들이 이 구조를 깨닫는 것을 어렵게 했다.

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κ-페르마 소인수분해 알고리즘 (The κ-Fermat's Integer Factorization Algorithm)

  • 최명복;이상운
    • 한국인터넷방송통신학회논문지
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    • 제11권4호
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    • pp.157-164
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    • 2011
  • $n=pq$인 합성수 $n$$p$$q$로 소인수분해하는 것은 매우 어려운 문제이다. 대부분의 소인수분해 알고리즘은 $a^2{\equiv}b^2$ (mode $n$)인 제곱 합동이 되는 ($a,b$)를 찾아 $a^2-b^2=(a-b)(a+b)$ 공식에 의거 유클리드의 최대공약수 공식을 적용하여 $p=GCD(a-b,n)$, $q=GCD(a+b,n)$으로 구한다. 여기서 ($a,b$)를 얼마나 빨리 찾는가에 알고리즘들의 차이가 있다. 제곱합동의 기초가 되는 페르마 알고리즘은 $a^2-b^2=n$을 찾는다. 본 논문은 $a^2-b^2=kn$, ($k=1,2,{\cdots}$)를 찾는 방법을 제안하였다. 제안된 방법에서 $b$는 5의 배수로 $b_1=0$ 또는 5가 반드시 한 개는 존재한다고 가정한다. 첫 번째로, $n_2n_1$에 대해 $b_1=0$$b_1=5$을 만족하는 $kn$을 구하여 $k$를 결정한다. 두 번째로, $a^2-b^2=kn$이 되는 $a_2a_1$을 결정한다. 세 번째로, $kn$ < $a^2$ < $(k+1)n$ 범위에 속하는 $\sqrt{kn}$ < $a$ < $\sqrt{(k+1)n}$의 범위를 결정하여 $a_2a_1$ 값들에 대해 $a^2-b^2=kn$으로 ($a,b$)를 구한다. 제안된 알고리즘을 몇 가지 사례에 적용한 결과 페르마 알고리즘에 비해 수행 속도를 현격히 단축시키는 효과를 얻었다.

나눗셈 체인을 이용한 RSA 모듈로 멱승기의 구현 (Implementation of RSA modular exponentiator using Division Chain)

  • 김성두;정용진
    • 정보보호학회논문지
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    • 제12권2호
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    • pp.21-34
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    • 2002
  • 본 논문에서는 최근 발표된 멱승방법인 나눗셈 체인을 적용한 새로운 모듈로 멱승기의 하드웨어 구조를 제안하였다. 나눗셈 체인은 제수(divisor) d=2 또는 $d=2^I +1$ 과 그에 따른 나머지(remainder) r을 이용하여 지수 I를 새롭게 변형하는 방법으로 전체 멱승 연산이 평균 약 1.4$log_2$E 번의 곱셈으로 가능한 알고리즘이다. 이것은 Binary Method가 하드웨어 구현 시 항상 worst case인 $2log_2$E의 계산량이 필요한 것과 비교할 때 상당한 성능개선을 의미한다. 전체 구조는 파이프라인 동작이 가능한 선형 시스톨릭 어레이 구조로 설계하였으며, DG(Dependence Graph)를 수평으로 매핑하여 k비트의 키 사이즈에 대해 두 개의 k 비트 프레임이 k/2+3 개의 PE(Processing Element)로 구성된 두 개의 곱셈기 모듈을 통해 병렬로 동시에 처리되어 100% 처리율을 이루게 하였다. 또한, 규칙적인 데이터 패스를 가질 수 있도록 나눗셈체인을 새롭게 코딩하는 방법을 제안하였다. ASIC 구현을 위해 삼성 0.5um CMOS 스탠다드 셀 라이브러리를 이용해 합성한 결과 최장 지연 패스는 4.24ns로 200MHz의 클럭이 가능하며, 1024비트 데이터 프레임에 대해 약 140kbps의 처리속도를 나타낸다. 복호화 시에는 CRT(Chinese Remainder Theorem)를 적용하여 처리속도를 560kbps로 향상시켰다. 전자서명의 검증과정으로 사용되기도 하는 암호화 과정을 수행할 때 공개키 E는 3,17 혹은 $2^{16} +1$의 사용이 권장된다는 점을 이용하여 E를 17 비트로 제한할 경우 7.3Mbps의 빠른 처리속도를 가질 수 있다.

카테시안 곱의 역 맥락에서 살펴본 분수 나눗셈 알고리즘의 시각적 통합모델에 대한 연구 (A study on the visual integrated model of the fractional division algorithm in the context of the inverse of a Cartesian product)

  • 이광호;박중규
    • 한국수학교육학회지시리즈C:초등수학교육
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    • 제27권1호
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    • pp.91-110
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    • 2024
  • 본 연구의 목적은 이 통합모델인 직사각형 분할 모델을 초등학교 교실에서 교수·학습하였을 때, 학생들이 이 통합모델을 어떻게 이해하는지, 분수 나눗셈 상황들 사이의 관계를 어떻게 구성하는지 알아보는 데 있다. 이 연구를 통해 얻은 결론은 다음과 같다. 첫째, 제수의 역수를 곱하는 이유나 역수의 의미를 상기시키기 위해서 분수의 나눗셈식을 측정 맥락이나 단위 비율 결정 맥락으로 해석하여 계산 과정을 설명할 필요가 있다. 둘째, 직사각형 분할 모델은 분수의 나눗셈식을 측정 맥락으로 해석할 때 기존 모델에서 나타나는 우회적이거나 부적절한 부분을 보완할 수 있다. 또한 카테시안 곱의 역 맥락의 문제에서 표준알고리즘을 도출하기에 적절한 모델이라고 할 수 있다. 셋째, 카테시안 곱의 역 맥락에서 직사각형 분할 모델은 측정 맥락과 단위 비율 결정 맥락에서의 계산 과정을 자연스럽게 드러낼 수 있다. 그리고 하나의 나눗셈식이 왜 두 가지 해석이 가능한지를 보여줄 수 있어 통합모델로 사용할 수 있다.

타원곡선 암호시스템을 위한 GF(2$^{m}$ )상의 비트-시리얼 나눗셈기 설계 (Design of a Bit-Serial Divider in GF(2$^{m}$ ) for Elliptic Curve Cryptosystem)

  • 김창훈;홍춘표;김남식;권순학
    • 한국통신학회논문지
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    • 제27권12C호
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    • pp.1288-1298
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    • 2002
  • 타원곡선 암호시스템을 GF(2$^{m}$ )상에서 고속으로 구현하기 위해서는 빠른 나눗셈기가 필요하다. 빠른 나눗셈 연산을 위해선 비트-패러럴 구조가 적합하나 타원곡선 암호시스템이 충분한 안전도를 가지기 위해서는 m의 크기가 최소한 163보다 커야 한다. 즉 비트-패러럴 구조는 0(m$^2$)의 면적 복잡도를 가지기 때문에 이러한 응용에는 적합하지 않다. 따라서, 본 논문에서는 CF(2$^{m}$ )상에서 표준기저 표기법을 사용하여 모듈러 나눗셈 A(x)/B(x) mod G(x)를 고속으로 수행하는 새로운 비트-시리얼 시스톨릭 나눗셈기를 제안한다. 효율적인 나눗셈기 구조를 얻기 위해, 새로운 바이너리 최대공약수(GCD) 알고리즘을 유도하고, 이로부터 자료의존 그래프를 얻은 후, 비트-시리얼 시스톨릭 나눗셈기를 설계한다. 본 논문에서 제안한 나눗셈기는 0(m)의 시간 및 면적 복잡도를 가지며, 연속된 입력 데이터에 대하여, 초기 5m-2 사이클의 지연 후, m 사이클 마다 나눗셈의 결과를 출력한다. 제안된 나눗셈기를 동일한 입출력 구조를 가지는 기존의 연구 결과들과 비교 분석한 결과 칩 면적 및 계산 지연시간 모두에 있어 상당한 개선을 보인다. 따라서 제안된 나눗셈기는 적은 하드웨어를 사용하면서 고속으로 나눗셈 연산을 수행할 수 있기 때문에 타원곡선 암호화시스템의 나눗셈 연산기로 매우 적합하다. 또한 제안한 구조는 기약 다항식(irreducible polynomial) 선택에 있어 어떤 제약도 두지 않고, 단 방향의 신호흐름을 가지면서, 매우 규칙적이기 때문에 필드 크기 m에 대해 높은 유연성 및 확장성을 제공한다.였다. an extraction system, a new optical nonlinear joint transform correlator(NJTC) is introduced to extract the hidden data from a stego image in real-time, in which optical correlation between the stego image and each of the stego keys is performed and from these correlation outputs the hidden data can be asily exacted in real-time. Especially, it is found that the SNRs of the correlation outputs in the proposed optical NJTC-based extraction system has been improved to 7㏈ on average by comparison with those of the conventional JTC system under the condition of having a nonlinear parameter less than k=0.4. This good experimental results might suggest a possibility of implementation of an opto-digital multiple information hiding and real-time extracting system. 촉각에 있는 지각신경세포가 뇌의 촉각엽으로 뻗어 들어가 위의 5가지 신경연접중 어느 형을 형성하는지를 관찰하기 위하여 좌측 촉각의

개선된 역수 알고리즘을 사용한 정수 나눗셈기 (The Integer Number Divider Using Improved Reciprocal Algorithm)

  • 송홍복;박창수;조경연
    • 한국정보통신학회논문지
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    • 제12권7호
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    • pp.1218-1226
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    • 2008
  • 반도체 집적 기술의 발달과 컴퓨터에서 멀티미디어 기능의 사용이 많아지면서 보다 많은 기능들이 하드웨어로 구현되기를 원하는 요구가 증가되고 있다. 그래서 현재 사용되는 대부분의 32 비트 마이크로프로세서는 정수 곱셈기를 하드웨어로 구현하고 있다. 그러나 나눗셈기는 기존의 알고리즘인 SRT 알고리즘의 방식이 하드웨어 구현상의 복잡도와 느린 동작 속도로 인해 특정 마이크로프로세서에 한해서만 하드웨어로 구현되고 있다. 본 논문에서는 'w bit $\times$ w bit = 2w bit' 곱셈기를 사용하여 $\frac{N}{D}$ 정수 나눗셈을 수행하는 알고리즘을 제안한다. 즉, 제수 D 의 역수를 구하고 이를 피제수 N 에 곱해서 정수 나눗셈을 수행한다. 본 논문에서는 제수 D 가 '$D=0.d{\times}2^L$, 0.5<0.d<1.0'일 때, '$0.d{\times}1.g=1+e$, $e<2^{-w}$'가 되는 '$\frac{1}{D}$'의 근사 값 '$1.g{\times}2^{-L}$'을 가칭 상역수라고 정의하고, 상역수를 구하는 알고리즘을 제안하고, 이렇게 구한 상역수 '$1.g{\times}2^{-L}$'을 피제수 N에 곱하여 $\frac{N}{D}$ 정수 나눗셈을 수행한다. 제안한 알고리즘은 정확한 역수를 계산하기 때문에 추가적인 보정이 요구되지 않는다. 본 논문에서 제안하는 알고리즘은 곱셈기만을 사용하므로 마이크로프로세서를 구현할 때 나눗셈을 위한 추가적인 하드웨어가 필요 없다. 그리고 기존 알고리즘인 SRT 방식에 비해 빠른 동작속도를 가지며, 워드 단위로 연산을 수행하기 때문에 기존의 나눗셈 알고리즘보다 컴파일러 작성에도 적합하다. 따라서, 본 논문의 연구 결과는 마이크로프로세서 및 하드웨어 크기에 제한적인 SOC(System on Chip) 구현 등에 폭넓게 사용될 수 있다.