• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(1)
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• pp.309-312
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• 2001

In this paper, we proposed a system for bit stream wireless communication using audio/video infrared transceiver and implemented a circuit. The proposed transmitter system converted bit stream into analog signal format that is similar to NTSC. Then the analog signal can be transmitted by infrared spatial coupler for A/V signals. And the receiver system recover the bit stream by inverse process of transmitter.

• 한국멀티미디어학회논문지
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• 제13권1호
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• pp.102-110
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• 2010

H.264 SVC(Scalable Video Coding)는 디스크 저장 공간 효율성과 높은 확장성을 제공할 수 있는 장점이 있다. 그러나 스트리밍 서버나 단말기는 비트 스트림을 효율적으로 추출해야 한다. 본 논문에서는 네트워크 가용 대역폭을 넘지 않으면서 최대의 PSNR을 얻기 위한 SVC 비트 스트림 추출 기법을 제공한다. 이를 위하여 오프라인시에 최대의 PSNR을 얻기 위한 추출 지점에 대한 정보를 획득한 후, 온라인시에 네트워크 가용 대역폭을 만족하는 비트 스트림의 공간/시간 해상도를 결정한다. 이러한 공간/시간 해상도 정보는 네트워크 가용 대역폭과 함께 비트 스트림 추출기의 입력 파라미터로 사용된다. JSVM 참조 소프트웨어를 활용한 실험을 통하여 본 논문에서 제시한 추출 기법이 높은 PSNR을 제공함을 증명하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.1215-1218
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• 1998

본 논문은 Digital Audio Compression(AC-3) Standard 인 A-52를 기반으로 하였으며 Borland C++3.1 Compiler를 사용하여 AC-3 Decoding Algorithm 구현하였다. Input Stream은 DVD VOB File에서 AC-3 Stream만을 분리하여 사용하며 최종 출력은 16 Bit PCM File이다. AC-3의 Frame구조는 Synchronization Information, Bit Stream Information, Audio Block, Auxiliary Data, Error Check로 구성된다. Aduio Block 은 모두 6개의 Block으로 나뉘어져 있다. BSI와 Side Information을 참조하여 Exponent를 추출하여 Exponent Strategy에 따라 Exponent를 복원한다. 복원된 Exponent 정보를 이용하여 Bit Allocation을 수행하여 각각의 Mantissa에 할당된 Bit수를 계산하고 Stream으로부터 Mantissa를 추출한다. Coupling Parameter를 참조하ㅕ Coupling Channel을 Original Channel로 복원시킨다. Stereo Mode에 대해서는 Rematrixing을 수행한다. Dynamic Range는 Mantissa와 Exponent의 Magnitude를 바꾸는 것으로 선택적으로 사용할 수 있다. Mantissa와 Exponent를 결합하여 Floating Point coefficient로 만든 후 Inverse Transform을 수행하면 PCM Data를 얻을 수 있다. PC에서 듣기 위해서는 Multi Channel을 Stereo나 Mono로 Downmix를 수행한다. 이렇게 만들어진 PCM data는 PCM Data를 재생하는 프로그램으로 재생할 수 있다.

• 한국전자통신학회논문지
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• 제7권4호
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• pp.753-760
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• 2012

본 논문은 데이터 통신의 전송효율 측면에서 OSI 표현계층에서 수행되는 문자의 원천부호화에 대하여 연구하였다. 데이터링크 계층의 HDLC와 PPP 프로토콜은 프레임과 프레임간의 식별 및 수신기의 동기화 패턴용으로 프레임의 맨 앞뒤에 FLAG 바이트를 삽입한다. 이 FLAG 바이트는 "01111110"의 8비트열로 구성된다. 그러므로 데이터비트열에서 "0"비트 이후 "1"의 비트가 연속하여 5개 이상 발생될 경우 데이터비트열이 플래그(flag)로 혼동되어 질 수 있다. 이를 방지하기 위해 HDLC에서는 데이터 비트열에 "1"의 비트가 5개 이상 연속될 경우 5번째 비트 다음에 "0"비트를 인위적으로 추가해 주고 있다. 그러므로 문자 부호에 연속 5개의 "1"비트열이 많이 발생하도록 부호화하게 되면 데이터 통신의 전송 효율에 영향을 주게 된다. 본 본문에서는 문자부호에 연속 5개 이상의 비트"1"이 발생 되지 않도록 하는 문자부호화 규칙을 제시하였다.

• 한국멀티미디어학회논문지
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• 제14권6호
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• pp.759-765
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• 2011

본 논문에서는 소프트웨어로 구현하기 쉽고 안전하면서 빠른 모바일 단말용 고속 스트림 암호 MS64를 제안한다. 제안한 알고리즘은 연산 속도가 빠른 213비트 산술 쉬프트 레지스터 (ASR)을 이용하여 이진 수열을 생성하며, 비선형 변환에서는 워드별 간결한 논리연산으로 64비트 스트림 암호를 출력한다. MS64는 128비트 키를 지원하고 현대 암호 알고리즘이 필요로 하는 안전성을 만족한다. 시뮬레이션 결과 MS64는 32비트 암호인 SSC2에 비교하여 메모리 사용량도 적고 수행 속도도 빨라 고속의 암호처리가 필요한 모바일 단말에 적합하다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2004년도 ICCAS
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• pp.1355-1359
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• 2004

The two way subscriber transmission systems have tendency to spread its carrier frequency bandwidth or information bit rate and average bit error rate according to popularization of high speed information through the digital communication system, transmission medium and the Internet. This fact is an important incentive to realize new systems. These two way subscriber transmission systems usually use same cable or same carrier frequency bandwidth for up stream channel and down stream channel. In the systems, the disturbances of noise, crosstalk or fading affect the characteristics. Specifically, these disturbances cause the decrease of information bit rate and degradation of transmission quality. This paper proposes the improved method of their degradations using the particular feature of two way subscriber transmission systems and it makes clear proposed method is effective by theoretically and some numerical examples.

• 한국산학기술학회논문지
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• 제5권4호
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• pp.321-325
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• 2004

하드웨어 부품으로 구성된 실난수 발생기는 그 특성상 편이성을 갖지 않는 안정된 출력 난수열을 지속적으로 제공하는 것이 어렵다. 본 논문에서는 실난수 발생기에서 추출된 출력 난수열의 편이성을 갖는 통계적 특성을 감소하는 방안에 관해 연구하였다 제시한 방안은 FIPS 140-1에서 제시하고 있는 랜덤성(randomness)의 조건을 만족하도록 출력 난수열의 랜덤성 (randomness)을 개선하였다.

• 제어로봇시스템학회논문지
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• 제22권8호
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• pp.671-677
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• 2016

A Controller Area Network (CAN) is a serial communication protocol that is highly reliable and efficient in many aspects, such as wiring cost and space, system flexibility, and network maintenance. Therefore, it is chosen for the communication protocol between a single chip controller based on Field Programmable Gate Array (FPGA) and peripheral devices. In this paper, the design and implementation of CAN IP, which is written in VHSIC Hardware Description Language (VHDL), is presented. The implemented CAN IP is based on the CAN 2.0A specification. The CAN IP consists of three processes: clock generator, bit timing, and bit streaming. The clock generator process generates a time quantum clock. The bit timing process does synchronization, receives bits from the Rx port, and transmits bits to the Tx port. The bit streaming process generates a bit stream, which is made from a message received from a micro controller subsystem, receives a bit stream from the bit timing process, and handles errors depending on the state of the CAN node and CAN message fields. The implemented CAN IP is synthesized and downloaded into SmartFusion FPGA. Simulations using ModelSim and chip test results show that the implemented CAN IP conforms to the CAN 2.0A specification.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 신호처리소사이어티 추계학술대회 논문집
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• pp.199-202
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• 2003

In this paper, we propose a new 3D coding method for heterogeneous systems over enhanced Access Grid (e-AG) with 3D display using spatio-temporal scalability. The proposed encoder produces four bit-streams: one base layer and enhancement layer l, 2 and 3. The base layer represents a video sequence for left eye with lower spatial resolution. An enhancement layer l provides additional bit-stream needed for reproduction of frames produced in base layer with full resolution. Similarly, the enhancement layer 2 represents a video sequence for right eye with lower spatial resolution and an enhancement layer 3 provides additional bit-stream needed for reproduction of its reference pictures with full resolution. In this system, temporal resolution reduction is obtained by dropping B-frames in the receiver according to network condition. The receiver system can select the spatial and temporal resolution of video sequence with its display condition by properly combining bit-streams.

• 디지털콘텐츠학회 논문지
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• 제6권3호
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• pp.169-174
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• 2005

본 논문은 Verilog HDL로 FPGA에 JPEG Decoder를 구현하여 TV에 JPEG 영상을 디스플레이 하기 위한 JPEG Image Display Board 설계 방법을 제안한다. 본 논문은 FPGA에 Decoder Algorithm을 구현하기 위한 효율적인 방안을 제시하였으며 JPEG Decoder Algorithm은 JPEG Standard Baseline에 기준으로 하여 설계 하였다. 압축된 JPEG bit stream을 저장하기 위하여 Nand Flash Memory를 사용하였으며, JPEG Decoding된 영상을 TV화면에서 확인하기 위하여 Video Encoder를 사용하였다. 또 한 JPEG 영상에 Text data를 쓰기 위하여 YCbCr의 출력 bit를 RGB 24bit로 변환하였다. Video Encoder에 변환된 RGB Data를 동기시켜 출력하기 위하여 CVBS 입력을 Sync Separator에 의해 Hsync, Vsync, Sync, Field signal로 분리하였다. 또한 Display B/D상의 스위치를 통하여 JPEG 모드와 일반영상 모드를 선택할 수 있게 입증하였다.