• 한국음향학회지
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• 제20권1호
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• pp.56-61
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• 2001

본 논문은 비동기 방식의 IMT-2000 단말기용 ASIC (주문형 집적회로)에 포함되는 음성부호화기 알고리즘인 AMR(Adaptive Multi Rate) 보코더의 실시간 구현에 관한 것이다. 구현된 AMR 보코더는 12.2kbps에서 4.75kbps까지 8가지의 다중 비트율을 가지고 있으며, 인코더와 디코더 기능 외에 VAD (Voice Activity Detection) 블록과 SCR (Source Controlled Rate operation) 블록 등의 부가기능 및 시스템과의 접속 처리를 위한 프레임 구성 기능도 구현되어 있다. AMR 보코더를 구현하기 위하여 설계된 DSP (디지털 신호처리기)는 TeakLite 코어를 기반으로 하여 메모리 블록, 직렬접속 블록, CPU와의 접속을 위한 레지스터 파일 블록, 인터럽트 제어회로 등으로 구성된 16비트 고정 소수점형 DSP이다. 실시간 구현 방법에서는 메모리의 효율적인 관리를 통하여 계산량을 최적화하여 최대 동작 계산량을 약 24MIPS로 줄였으며, 구현된 AMR 보코더는 3GPP의 표준 시험 벡터를 모두 통과하여 검증을 완료하고, 실시간 보드 시험에서도 안정적으로 동작하는 것이 확인되었다.

• 대한전자공학회논문지SP
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• 제46권3호
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• pp.119-124
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• 2009

본 논문에서는 AMR Core(R)를 이용해서 AMR-WB+ 오디오 부호화기를 실시간 구현하였다. 구현 시 사용된 최적화 방법은 어셈블리어 단계에서 수행되었고, latency를 제거하고 32비트 레지스터를 사용하였다. 구현된 음성 부호화기는 평균 복잡도가 ARM9E 버전에서 인코더 160.76MHz, 디코더 33.05MHz으로 총 193.81MHz로 측정되었다. 사용된 ROM의 크기는 인코더 65.21Kbyte, 디코더 32.01Kbyte, 공통소스 279.81Kbyte이다. 구현된 AMR-WB+ 소스 코드는 3GPP에서 제공하는 테스트 벡터들을 CodeWarrior와 목표 PDA 상에서 모두 bit-exact하게 통과함을 보임으로써 검증되었다.

• 전자공학회논문지D
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• 제35D권10호
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• pp.107-115
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• 1998

피승수와 승수의 부호에 상관없이 빠른 이진곱셈을 수행할 수 있는 효과적인 방법으로서 Booth 알고리즘의 승수 비트-쌍 재코딩 알고리즘을 사용한다. 본 연구에서는 승수 비트-쌍 재코딩 알고리즘을 광특성에 적합하도록 변형 발전시킨 광곱셈 알고리즘과 기호치환 가산기로 구성된 고속의 광곱셈기의 구현을 제안한다. 특히, 기호치환 가산규칙을 듀얼-레일 논리로 부호화해서 이 논리의 보수가 언제나 존재하기 때문에 기호치환 가산기에서 이 논리의 보수가 시프트연산에 의해 쉽게 구할 수 있게 했다. 또한 시프트된 두 영상을 직렬 연결하여 중첩시키므로서 중첩영상을 얻고, 이 중첩영상을 마스크로 보내 기준영상을 인식하는 기호치환 시스템을 구성한다. 따라서 광곱셈기의 수동광소자의 수와 시스템의 크기를 줄여서 일반적인 광시스템과 비교하여 작은 시스템으로 구현한다.

• 센서학회지
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• 제7권2호
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• pp.124-130
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• 1998

독립적인 로보트나 자동차 제어 응용을 위하여 고속 3-D 비젼시스템들은 매우 중요하다. 이 논문은 다음과 같은 세가지 과정으로 구성되는 stereo vision process 개발에 대하여 논술한다 : 왼쪽과 오른쪽 이미지의 edges 추출, matching coresponding edges와 3-D map의 계산. 이 process는 VME 150/40 Imaging Technology vision system에서 이루어졌다. 이것은 display, acqusition, 4Mbytes image frame memory와 세 개의 연산 카드로 구성되는 modular system이다. 40 MHz로 작동하는 프로그래머불 연산 모듈은 $64{\times}32$ bit instruction cache와 두개의 $1024{\times}32$ bit RAM을 가진 TMS320C31 DSP에 기초를 두고 있다. 그것들은 각각 512 Kbyte static RAM, 4 Mbyte image memory, 1 Mbyte flash EEPROM과 하나의 직렬 포트로 구성되어있다. 모듈간의 데이터 전송과 교환은 8 bit globalvideo bus와 세 개의 local configurable pipeline 8 bit video bus에 의하여 이루어졌고, system management를 위하여 VME bus가 쓰였다. 두 개의 DSP는 왼쪽 및 오른쪽 이미지 edges 검출을 위하여 쓰였고 마지막 processor는 matching process와 3-D 연산에 사용되었다. $512{\times}512$픽셀 이미지에서 이 센서는 scene complexity에 따라 1Hz정도의 조밀한 3-D map을 생성했다. 특수목적의 multiprocessor card들을 사용하면 결과를 향상시킬 수 있을 것이다.

• 대한전자공학회논문지SD
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• 제38권11호
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• pp.810-820
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• 2001

전통적인 이진 가산기는 최상위 비트까지 올림수 전달이 발생하고 직렬가산을 수행한다. 그러나, 변형부호화자리수 체계를 이용한 광가산기는 이진 가산기에서 발생하는 연속적인 올림수 전달을 제한하도록 제안되었다. 본 논문에서는 9가지 부호화된 입력 패턴 중에서 동일한 가산 결과를 가지는 패턴을 동일군으로 하여 5개의 기준패턴으로 만들어 기호치환 규칙수를 줄였다. 또한 결합공간부호화된 입력 패턴과 마스크의 직렬연결로 기존의 기호치환 가산기의 인식 단계에서 필요한 어떤 공간적인 연산없이 인식하여 시스템의 크기를 줄였다.

• 전자공학회논문지B
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• 제33B권1호
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• pp.79-86
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• 1996

본 논문은 가변길이코드의 encoding/decoding를 위한 간단하고도 메모리 측면에서 효율적인 구조를 제안한다. MPEG1 DCT계수를 encoding/decoding함으로써 구현한 본 구조에서 114개의 DCT계수를 메모리 매핑하는데 최소인 7비트의 어드레스가 할당되도록 하였고, 직렬-병렬 및 병렬-직렬 변환용 쉬프트 레지스터와 code mapping ROM을 결합시킨 구조로써 최소의 플립플롭 및 메모리를 사용하여 구현하였다. 속도측면에선 COMPASS tool(0.8${\mu}m$ CMOS technology standard cells)을 사용해서 시뮬레이션 해본 결과 encoding/decoding의 경우 모두 50Mbps의 동작속도를 얻을 수 있었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2014년도 추계학술대회
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• pp.291-292
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• 2014

본 논문에서는 MIPI (Mobile Industry Processor Interface) DSI (Display Serial Interface) 규격을 지원하는 마스터 브릿지 IC의 고속 데이터 전송모드를 구현하였다. MIPI DSI 마스터 브릿지 IC는 RGB 데이터 및 각종 제어 명령어를 디스플레이 모듈 (슬레이브)로 전송하여 디스플레이 모듈을 시험하는 용도로 사용된다. 설계된 마스터 브릿지 IC는 2 라인의 영상 데이터를 저장하는 버퍼, 패킷생성 부분, 패킷을 데이터 레인 (1~4개)에 분배하여 슬레이브로 전송하는 D-PHY 계층 등으로 구성된다. 4가지 bpp (bit per pixel) 형식과 Burst 및 Non-Burst (Sync Events, Sync Pulses 방식)의 세 가지 전송모드를 지원하도록 설계되었다. 설계된 비디오 전송모드가 MIPI DSI 규격에서 정의되는 다양한 동작 파라미터들에 대해 올바로 동작함을 기능검증을 통해 확인하였다.

• 한국음향학회:학술대회논문집
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• 한국음향학회 1998년도 제15회 음성통신 및 신호처리 워크샵(KSCSP 98 15권1호)
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• pp.165-168
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• 1998

제안하고 있는 CSD17C00 chip은 C&S technology에서 개발한 것으로, 음성 신호 처리를 위해 범용으로 구현되었으며, 16 bit 40 MIPS DSP group OAK DSP Core를 포함, 이에 Miscellaneous Logic, Serial Port, Host Interface, Timer, Compander 의 5가지 Peripherals 과 범용 I/O Ports 로 설계되었다. 1차적으로 CSD17C00 Chip 의 성능을 점검하였다. 그 결과, 응용 프로그램은 28MIPS의 계산속도를 갖으며, 프로그램 ROM 크기는 8.85KWords 이고, 10KWords 의 데이터 ROM 과 4KWords 데이터 RAM을 필요로 한다. CSD17C00 CHIP은 멀티미디어 통신용 VOCODER 개발을 위한 범용성을 갖추고 있으며, VOCODER 용 S/W 개발 환경 및 H/W 구조가 여타 범용 DSP에 비해편의성고 K합리성을 제공하도록 설계되어 있다. 따라서, 이를 이용한다면, 멀티 미디어 통신용 VOCODER, INTERNET PHONE CO-PROCESSOR, DIGITAL RECODER, MPEG AUDIO ENCODER & DECODER 등 다양한 제품으로의 응용이 가능할 것으로 전망된다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2001년도 하계학술대회 논문집 D
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• pp.2576-2578
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• 2001

Elliptic curve cryptosystems based on discrete logarithm problem in the group of points of an elliptic curve defined over a finite field. The discrete logarithm in an elliptic curve group appears to be more difficult than discrete logarithm problem in other groups while using the relatively small key size. An implementation of elliptic curve cryptosystems needs finite field arithmetic computation. Hence finite field arithmetic modules must require less hardware resources to archive high performance computation. In this paper, a new architecture of finite field multiplier using conversion scheme of normal basis representation into polynomial basis representation is discussed. Proposed architecture provides less resources and lower complexity than conventional bit serial multiplier using normal basis representation. This architecture has synthesized using synopsys FPGA express successfully.

• 융합신호처리학회 학술대회논문집
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• 한국신호처리시스템학회 2003년도 하계학술대회 논문집
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• pp.288-291
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• 2003

본 논문에서는 모듈성과 확장성을 갖는 시스톨릭 어레이를 이용한 두 띠 행렬의 비트 연속 승산기 구현에 대하여 기술한다. 띠 폭이 3인 4$\times$4 띠 행렬이 주어질 때 워드 레블 승산기 설계를 위한 3차원 DG로부터 2차원 시스톨릭 어레이를 유도한 후, 워드 레블 PE를 비트 연속 승산기와 가산기를 이용하여 비트 레블 PE로 변환시켜 띠 행렬의 비트 레블 승산기를 설계한다. 구현된 워드 레블 승산기와 비트 레블 승산기는 RT 수준에서 VHDL로 모델링하여 동작을 검증하였다. 검증된 시스톨릭 어레이를 이용한 워드 레블 승산기와 비트 레블 승산기는 Hynix에서 제공하는 0.35$\mu\textrm{m}$ 셀 라이브러리를 사용하여 Synopsys design compiler로 합성되었다.