• ETRI Journal
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• 제30권3호
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• pp.365-376
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• 2008

This paper presents the design and implementation of a hyperelliptic curve cryptography (HECC) coprocessor over affine and projective coordinates, along with measurements of its performance, hardware complexity, and power consumption. We applied several design techniques, including parallelism, pipelining, and loop unrolling, in designing field arithmetic units, group operation units, and scalar multiplication units to improve the performance and power consumption. Our affine and projective coordinate-based HECC processors execute in 0.436 ms and 0.531 ms, respectively, based on the underlying field GF($2^{89}$). These results are about five times faster than those for previous hardware implementations and at least 13 times better in terms of area-time products. Further results suggest that neither case is superior to the other when considering the hardware complexity and performance. The characteristics of our proposed HECC coprocessor show that it is applicable to high-speed network applications as well as resource-constrained environments, such as PDAs, smart cards, and so on.

• 한국정보과학회논문지:시스템및이론
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• 제30권9호
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• pp.454-460
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• 2003

본 논문에서는 RNS 시스템 상에서 시간 및 공간 복잡도 향상을 위한 병렬 모듈러 곱셈 알고리즘을 제안한다. 모듈러 감소를 위해서 새로운 테이블 참조 방식을 사용한다. 테이블 참조시 RNS 시스템이 비 가중치 시스템이므로 대수 비교를 비교하기 위해서 MRS 시스템을 이용한다. 제안한 곱셈 알고리즘은 RNS 컴퓨터 상에서 상대적으로 계간하기 쉬운 MRS 시스템을 사용함으로써 대수 비교를 효율적으로 수행할 수 있다. 기존의 RNS 시스템 상에서 테이블 감소를 이용한 모듈러 곱셈 알고리즘과 비교시 전체 테이블의 크기를 1/2로 줄일 수 있고, 산술 연산도 2ㅣ 개의 프로세서를 사용하여 0(ι) 만에 수행할 수 있다.

• 대한전기학회논문지:전력기술부문A
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• 제48권5호
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• pp.636-642
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• 1999

The synthesis of the 3D images is the most important part of the virtual reality. The ray tracing is the best method for reality in the 3D graphics. But the ray tracing requires long computation time for the synthesis of the 3D images. So, we implement the ray tracing with software and hardware. Specially we design the hit-test unit with FPGA tool for the ray tracing. Hit-test unit is a very important part of ray tracing to improve the speed. In this paper, we proposed a new hit-test algorithm and apply the parallel architecture for hit-test unit to improve the speed. We optimized the arithmetic unit because the critical path of hit-test unit is in the multiplication part. We used the booth algorithm and the baugh-wooley algorithm to reduce the partial product and adapted the CSA and CLA to improve the efficiency of the partial product addition. Our new Ray tracing processor can produce the image about 512ms/F and can be adapted to real-time application with only 10 parallel processors.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 춘계학술대회
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• pp.229-232
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• 2009

최근 모바일 기기에서도 고성능 그래픽 효과가 요구되면서 다양한 연산 처리를 하는 프로그래머블 쉐이더가 필요하게 되었다. 이러한 이유로 프로그래머블 쉐이더 프로세서의 ALU는 기존에 비해 상대적으로 커지게 되었다. 이 논문에서 제안하는 듀얼 페이지 구조는 프로그래머블 쉐이더에서 상대적으로 커진 ALU 하나를 이용하여 동시에 두 개의 연산 처리를 가능하게 하는 구조이다. 이러한 구조를 사용하여 기존 구조에 비해 평균 40%의 성능을 개선 하였다.

• 한국정보처리학회논문지
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• 제2권4호
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• pp.535-542
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• 1995

이 논문에서 우리는 CM-5와 같은 초대형병렬컴퓨터에서 대형 이산선형체제를 풀기 위한 준비행렬로써 두 가지를 소개한다. 대다수의 초대형병렬컴퓨터들은 프로세서간의 통신을 메세지패씽(messagepassing)에 의존하는데 현재의 기술수준하에서는 이 통신속 도가 실수계산속도에 비해 매우 느리므로 종래의 메모리공유컴퓨터에서와는 달리 데이 터통신량을 최소화하는 알고리듬이 요구된다. 블록 SOR에 다중색채기법을 가미한 알고 리듬이 그 한 예로써 우리는 이를 CM-5에서 구현한 결과 N=512x512 행렬에서 프로세서 의 수가 16에서 512의 범위 하에서 50%의 효율을 실현하였다. 반면 종래의 효율적인 병렬 준비행렬로 알려진 AKI알고리듬은 방대한 량의 데이터통신 때문에 매우 열등한 결과를 보여준다.

• 전기전자학회논문지
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• 제12권1호
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• pp.1-7
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• 2008

최근 급진적으로 반도체 기술이 발전함에 따라 집적회로(VLSI)의 집적도가 향상되고 있으며, 이동통신 및 멀티미디어의 발달로 많은 양의 데이터를 고속으로 처리하기 위한 대규모 프로세서들이 개발되고 있다. 전가산기는 디지털 프로세서와 마이크로프로세서에 있어 매우 중요한 요소이다. 따라서 전가산기 설계 시 전력소비와 스피드의 개선은 중요한 요소이다. 본 논문에서는 일반적인 Ratioed 로직과 패스 트랜지스터 로직을 이용하여 새로운 구조의 전가산기를 제안하였다. 제안된 전가산기는 일반적인 CMOS, TGA, 14T에 비해 좋은 성능을 나타내었다. 제안된 회로는 지연시간의 경우 기존회로의 평균값에 비해 13%우수하였고 PDP(Power Delay Product)비율은 약 9% 정도 우수한 특성을 보이고 있다. 실측 회로의 크기 평가를 위해 0.18um CMOS공정으로 레이아웃을 하고 HSPICE를 이용하여 시뮬레이션 하였다.

• 대한전자공학회논문지SD
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• 제47권4호
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• pp.34-40
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• 2010

본 논문에서는 H.264/AVC에서 구문 요소의 저장 공간을 줄인 효율적인 CABAC 부호화기를 제안하였다. 제안하는 구조는 모든 블록을 하드웨어 기반으로 설계하여 프로세서에 의존하지 않고 빠른 처리가 가능하다. 또한 CABAC 부호화기의 문맥 모델러에서는 문맥 모델을 유도하기 위해 이웃 블록의 데이터가 필요한데 이웃 블록 데이터를 가공하지 않은 상태로 전부 저장하게 된다면 메모리 용량이 비효율적으로 커지게 된다. 따라서 본 논문에서는 이웃 블록 데이터를 효율적으로 저장하여 메모리 크기를 감소시키는 방법을 사용한다. 제안하는 CABAC 부호화기는 0.18um 표준 셀 라이브러리를 이용하여 합성한 결과 35,463 게이트의 면적을 사용하였으며, 최대 180MHz까지 동작이 가능하고 입력 심벌 당 소요되는 사이클 수는 약 1에 가깝다.

• 한국정보통신학회논문지
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• 제24권6호
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• pp.736-743
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• 2020

모듈러 곱셈은 타원곡선 암호 (elliptic curve cryptography; ECC), RSA 등의 공개키 암호에서 중요하게 사용되는 산술연산 중 하나이며, 모듈러 곱셈기의 성능은 공개키 암호 하드웨어의 성능에 큰 영향을 미치는 핵심 요소가 된다. 본 논문에서는 워드기반 몽고메리 모듈러 곱셈 알고리듬의 효율적인 하드웨어 구현에 대해 기술한다. 본 논문의 모듈러 곱셈기는 SEC2 ECC 표준에 정의된 소수체 GF(p)와 이진체 GF(2k) 상의 11가지 필드 크기를 지원하여 타원곡선 암호 프로세서의 경량 하드웨어 구현에 적합하도록 설계되었다. 제안된 곱셈기 구조는 부분곱 생성 및 가산 연산과 모듈러 축약 연산이 파이프라인 방식으로 처리하며, 곱셈 연산에 소요되는 클록 사이클 수를 약 50% 줄였다. 설계된 모듈러 곱셈기를 FPGA 디바이스에 구현하여 하드웨어 동작을 검증하였으며, 65-nm CMOS 표준셀로 합성한 결과 33,635개의 등가 게이트로 구현되었고, 최대 동작 클록 주파수는 147 MHz로 추정되었다.

• 한국공간정보시스템학회 논문지
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• 제7권1호
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• pp.25-37
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• 2005

최근에 무선 통신의 발달과 더불어 모바일 컴퓨팅에 대한 관심이 높아지고 있다. 모바일 컴퓨팅은 사용자가 PDA, 노트북 등의 이동 가능한 모바일 장치를 휴대하고 무선 통신을 통해서 서버 컴퓨터와 자원을 함께 공유하는 환경이라 할 수 있다. 모바일 데이타베이스는 이러한 모바일 장치에 사용되는 데이타베이스를 말한다. 모바일 데이타베이스의 응용 분야로는 보험업무, 금융업무 의료 등이 있지만, 특히 사용자의 위치 정보를 활용하는 위치 기반 서비스(LBS: Location Based Service)가 중요한 응용 분야로 등장하고 있다. 이러한 모바일 환경에서 위치 기반 서비스를 제공하기 위해서는 공간 모바일 장치에서 대용량의 공간 데이타를 효율적으로 관리하기 위한 내장형 공간 MMDBMS(Main-Memory Database Management System)가 필요하다. 이에 본 논문에서는 기존의 PC용 MMDBMS인 HSQLDB를 확장하여 공간 모바일 장치에서 공간 데이타를 효율적으로 관리할 수 있는 내장형 공간 MMDBMS를 설계 및 구현하였다. 내장형 공간 MMDBMS는 ISO(International Organization for Standardization)의 공간 데이타 모델을 따르며, 공간 데이타 특성에 적합한 압축 기법인 산술 연산 코딩 기법을 제공하고, 공간 모바일 장치에 적합한 MBR 압축 및 해슁 기법을 이용한 공간 인덱스를 지원한다. 그리고, 공간 모바일 장치의 낮은 성능의 프로세서에서 공간 데이타 디스플레이 기능을 제공하고, 내장형 공간 MMDBMS와 GIS 서버 사이에서 공간 데이타 수입/수출의 성능 향상을 위한 데이타 캐슁과 동기화 기능을 지원한다.

• 대한전자공학회논문지SP
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• 제45권5호
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• pp.43-51
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• 2008

이 본문에서는 제안한 H.264/AVC 인코더의 서브 블록인 Inter prediction 블록, Intra prediction 블록, 디블로킹 필터블록, Transform & Quantization 블록에 대한 저전력 구조를 FPGA로 구현하였다. Inter/Intra prediction블록에서는 분산연산방식을 통해 가산기의 수륵 줄여 60.2%의 면적감소효과를 나타내었으며, 디블로킹 필터블록에서는 하드웨어 공유를 위한 MUX를 사용하여 덧셈연산의 수를 44.3%감소시켰다. 또한, Transform & Quantization 블록에 사용되는 곱셈연산을 CSD와 CSS방식으로 수행하여 면적을 그게 차지하는 곱셈기를 사용하지 않았다. 제안된 저전력 IP들을 사용하여 FPGA(Field Programmable Gate Array)와 ARM 프로세서 기반의 H.264/AVC 인코더를 구현하였다. Baseline Profile을 사용하였고 FPGA와 ARM프로세서가 연동하는 Platform으로 구현하였다. Platform을 사용한 H.264/AVC 인코더 구현을 통하여 제안된 각각의 저전력 IP들이 효율적으로 H.264/AVC 인코더 SoC에서 사용될 수 있음을 확인하였다.