• 제목/요약/키워드: arithmetic circuit

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새로운 디지털 인코딩 기법을 적용한 8비트 1GS/s 프랙셔널 폴딩-인터폴레이션 ADC (A 8b 1GS/s Fractional Folding-Interpolation ADC with a Novel Digital Encoding Technique)

  • 최동귀;김대윤;송민규
    • 전자공학회논문지
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    • 제50권1호
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    • pp.137-147
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    • 2013
  • 본 논문에서는 폴딩 구조에 저항열 인터폴레이션 기법을 적용한 1.2V 8b 1GS/s CMOS folding-interpolation A/D 변환기(ADC)에 대해 논한다. 기존 폴딩 ADC가 갖는 경계조건 비대칭 오차를 최소화하기 위해 홀수개의 폴딩 블록과 프랙셔널 폴딩 비율(fractional folding rate)을 사용하는 구조를 제안한다. 또한, 프랙셔널 폴딩기법을 구현하기 위해 덧셈기를 사용하는 새로운 디지털 인코딩기법도 제안한다. 그리고 iterating offset self-calibration 기법과 디지털 오차 보정 회로를 적용하여 소자 부정합과 외부 요인에 의한 노이즈 발생을 최소화하였다. 제안하는 A/D 변환기는 1.2V 0.13um 1-poly 6-metal CMOS 공정을 사용하여 설계 되었으며 $2.1mm^2$ 유효 칩 면적과(A/D 변환기 core : $1.4mm^2$, calibration engine : $0.7mm^2$), 350mW의 전력 소모를 나타내었다. 측정결과 변환속도 1GS/s에서 SNDR 46.22dB의 특성을 나타내었다. INL 과 DNL 은 자체보정회로를 통해 모두 1LSB 이내로 측정되었다.

가변길이 고속 RSA 암호시스템의 설계 및 하드웨어 구현 (Design and Hardware Implementation of High-Speed Variable-Length RSA Cryptosystem)

  • 박진영;서영호;김동욱
    • 한국통신학회논문지
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    • 제27권9C호
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    • pp.861-870
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    • 2002
  • 본 논문에서는 RSA 암호 알고리즘의 연산속도 문제에 초점을 맞추어 동작속도를 향상시키고 가변길이 암호화가 가능하도록 하는 새로운 구조의 1024-비트 RSA 암호시스템을 제안하고 이를 하드웨어로 구현하였다. 제안한 암호시스템은 크게 모듈러 지수승 연산 부분과 모듈러 곱셈 연산 부분으로 구성되었다. 모듈러 지수승 연산은 제곱 연산과 단순 곱셈 연산을 병렬적으로 처리할 수 있는 RL-이진 방법을 개선하여 적용하였다. 그리고 모듈러 곱셈 연산은 가변길이 연산과 부분 곱의 수를 감소하기 위해서 Montgomery 알고리즘에 4 단계 CSA 구조와 기수-4Booth 알고리즘을 적용하였다. 제안한 RSA 암호시스템은 하이닉스 0.35$\mu\textrm{m}$ Phantom Cell Library를 사용하여 하드웨어로 구현하였고 최대 1024-비트까지 가변길이 연산이 가능하였다. 또한 소프트웨어로 RSA 암호시스템을 구현하여 하드웨어 시스템의 검증에 사용하였다. 구현된 하드웨어 RSA 암호시스템은 약 190K의 게이트 수를 나타내었으며, 동작 클록 주기는 150MHz이었다. 모듈러스 수의 가변길이를 고려했을 때, 데이터 출력률은 기존 방법의 약 1.5배에 해당한다. 따라서 본 논문에서 제안한 가변길이 고속 RSA 암호시스템은 고속 처리를 요구하는 각종 정보보호 시스템에서의 사용 가능성을 보여주었다.

비트 수준 슈퍼 시스톨릭 어레이의 설계 (Design of a Bit-Level Super-Systolic Array)

  • 이재진;송기용
    • 대한전자공학회논문지SD
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    • 제42권12호
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    • pp.45-52
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    • 2005
  • 시스톨릭 어레이는 동일한 기능을 가지는 계산처리들을 동일한 형태로 연결하여, 다수의 자료에 반복적인 계산을 하도록 만들어진 병렬처리기로써 개념적으로 산술 파이프라인과 밀접한 관계를 갖는다. 시스톨릭 어레이 셀 내의 연산에 대한 고성능처리는 시스톨릭 어레이의 중요한 특징이다. 본 논문에서는 시스톨릭 어레이 셀 내의 동시성 처리를 높이기 위해 셀 내의 연산 중에서는 큰 지연 시간을 가지는 셀 내의 연산자를 다시 규칙성을 가지는 시스톨릭 어레이로 구성하는 비트 수준 슈퍼 시스톨릭 어레이 구조를 제안하고, 그 예로 비트 수준 슈퍼 시스톨릭 FIR 필터에 대하여 기술한다. 먼저 정규순환방정식으로 표현된 알고리즘으로부터 워드 수준 시스톨릭 어레이를 유도한 후 유도된 워드 수준 시스톨릭 어레이를 슈퍼 시스톨릭 어레이로 변환한다. 위의 과정으로 유도된 비트 수준 슈퍼 시스톨릭 어레이를 RT 수준에서 VHDL로 모델링 하여 동작을 검증하였으며, Hynix에서 제공되는 $0.35{\mu}m$셀 라이브러리를 사용하여 합성하였다. 본 논문에서 제안하는 비트 수준 슈퍼 시스톨릭 어레이는 워드 수준 시스톨릭 어레이 디자인에 비해 면적은 물론 성능측면에서 이점을 가진다.

FET 센서 어레이를 이용한 이온 측정 시스템의 신뢰도 개선 (Reliability improvement of an ion-measuring system using FET sensor array)

  • 최정태;이승협;김영진;이영철;조병욱;손병기
    • 센서학회지
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    • 제8권4호
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    • pp.341-346
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    • 1999
  • 일반적으로 FET형 전해질 이온 센서는 유리전극에 비하여 여러 가지 장점을 가지고 있으나 드리프트 및 기억효과가 있고 재현성이 부족한 단점을 가지고있어 이온 측정 시스템에 적용한 경우 전체적인 시스템의 신뢰성 저하를 가져온다. 이러한 점을 개선하기 위하여 본 논문에서는 8개의 동종 FET형 전해질 이온 센서 어레이를 사용하여 높은 신뢰성을 가지며 4종류의 이온($H^+$, $Na^+$, $K^+$, $Ca^{2+}$) 농도 측정이 가능한 시스템을 개발하였다. 개발된 측정 시스템은 전자식 스위치를 사용하여 단일의 신호 검출회로로 8개의 센서 신호를 검출하는 방법을 채택하였다. 또한 8개의 센서 신호를 삽입 정렬을 하여 신뢰성이 낮은 센서를 제외시키는 신호 처리 알고리즘을 개발하여 신뢰성을 향상시켰다. 제작된 시스템으로 3종류의 이온($H^+$, $Na^+$, $K^+$) 농도를 측정한 결과 개발된 신호처리 알고리즘은 여러 개의 센서 신호를 단순히 산술 평균을 취하는 방식에 비하여 오차의 범위를 더욱 줄일 수 있는 것으로 나타났으며, 기존의 단채널 방식의 전해질 이온 측정 시스템과 비교해볼 때 우수한 신뢰성을 가짐을 알 수 있었다.

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다각형 용기의 결함 검사 시스템 개발 (Development of Defect Inspection System for Polygonal Containers)

  • 윤석문;이승호
    • 전기전자학회논문지
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    • 제25권3호
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    • pp.485-492
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    • 2021
  • 본 논문에서는 다각형 용기의 결함 검사 시스템 개발을 제안한다. 임베디드 보드는 메인부, 통신부, 입·출력부 등으로 구성된다. 메인부는 주 연산장치로써 임베디드 보드를 구동하는 운영체제가 포팅되어서 외부 통신, 센서 및 제어를 위한 입출력을 제어할 수 있다. 입·출력부는 필드에 설치되어 있는 센서들의 전기적신호를 디지털로 변환하여 메인모듈로 전달하는 역할 및 외부 스텝 모터 제어의 역활을 한다. 통신부는 영상 촬영 카메라 트리거 설정 및 제어 장치의 구동 설정의 역할을 수행한다. 입·출력부는 제어 스위치 및 센서들의 전기적신호를 디지털로 변환하여 메인모듈로 전달하는 역할을 수행한다. 동작 모드 등과 관련한 펄스 입력 등을 받기 위한 입력회로에는 외부 노이즈의 간섭을 최소화하기 위하여 각 입력포트에는 포토커플러를 설계한다. 제안된 다각형 용기의 결함 검사 시스템 개발의 정확성을 객관적으로 평가하기 위하여 다른 머신비전 검사 시스템과 비교를 해야 하지만, 현재 다각형 용기의 머신비전 검사 시스템이 존재하지 않기 때문에 불가능하다. 따라서, 동작 타이밍을 오실로스코프로 측정하여서 Test Time, One Angle Pulse Value, One Pulse Time, Camera Trigger Pulse, BLU 밝기 제어 등과 같은 파형이 정확히 출력됨을 확인하였다.