• 한국정보기술응용학회:학술대회논문집
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• 한국정보기술응용학회 2005년도 6th 2005 International Conference on Computers, Communications and System
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• pp.331-334
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• 2005

This paper suggests the Ethernet aggregation to XGMII framing procedure (EAXFP) mechanism to economically combine the traffic adaptation technology with the link aggregation method in designing 10 Gigabit Ethernet (10 GbE) interfaces. This design sidesteps the data-loss issues that can result from designing an interface with only one link. The most critical issue in relation to the link aggregation interface is the algorithm used to control frame distribution between the ten ports. The proposed EAXFP mechanism offers an efficient link aggregation method as well as an efficient frame distribution algorithm, which maximize the throughout of the 10 GbE interface. In the experiment and analysis of the proposed mechanism, it was also discovered that the 10 GbE interface that uses the proposed EAXFP mechanism significantly reduced the packet loss rate. When there will be heavy traffic loads come about in the future, the proposed EAXFP mechanism assures an efficient and economical transmission performance on the router system.

• 한국정보통신학회논문지
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• 제10권5호
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• pp.812-820
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• 2006

최근 대부분의 전송기술(LAN 뿐만 아니라 MAN과 WAN까지)이 이더넷으로 통일되는 경향에 힘입어, 예전에 비하여 이더넷은 대단한 주목을 받게 되었다. 하드웨어 설계를 위해 10Gbps 이더넷 Data Link 계층의 MAC 코어를 C언어를 이용하여 성능평가를 실시하여 내부 FIFO의 크기를 도출하였다. 본 논문에서는 VHDL 언어와 Xilinx ISE 6.2i 툴을 이용하여 상위 계층 인터페이스, 전송엔진, 플로우 컨트롤 블록, 수신엔진, 정합 부계층(Reconciliation Sublayer), 초기설정 블록, 상태전송 블록, XGMII 인터페이스 블록으로 구성되는 10Gbps 이더넷용 MAC(Media Access Control)코어를 설계하여 Model_SIM 5.7G 시뮬레이터를 이용하여 검증하였다. 10Gbps 이더넷의 권고안에서는 10Gbps를 지원하기 위해 64비트 데이터 패스를 갖는 MAC 코어는 156.25MHz를 지원해야 하는데, 설계된 MAC 코어는 64비트의 데이터를 처리하고 168.549MHz를 지원하여 최대 10.78Gbps의 데이터 처리를 지원한다. 이는 100bps 이상의 고속의 데이터 처리가 요구되는 응용분야에 적합하다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 I
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• pp.378-381
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• 2003

This paper presents a design and implementation of 10gigabit ethernet frame multiplexer/demultiplexer. In this paper, we discuss gigabit and 10 gigabit ethernet standard interfaces(GMII/XGMII) and we propose multiple gigabit ethernet frame multiplexing/demultiplexing scheme to handle 10gigabit ethernet frame instead of using 10gigabit network processor. And then 10gigabit ethernet frame MUX/DMUX is designed, verified and implemented using FPGA.