• 정보처리학회논문지A
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• 제12A권5호
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• pp.365-374
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• 2005

신뢰성 있는 내장 실시간 시스템을 구축하기 위해서는 프로그램의 스케줄링 가능성 여부를 검증해야 한다 스케줄링 가능성 분석을 위해서 는 프로그램의 최악실행시간 정보가 필수적인 요소이다. 최악실행시간 분석은 두 단계로 나된다. 첫 번째 단계에서는 프로그램 언어 구문상의 흐름을 분석하고, 두 번째 단계에서는 수행되는 흐름 경로상의 하드웨어적인 요소를 고려하여 수행시간을 분석한다. 본 논문에서는 XScale 프로세서를 대상으로 하는 최악실행시간 통합 분석 도구인 WATER(WCET Analysis Tool for Embedded Real-time system)를 설계하고 구현한다. 상위 수준의 흐름 분석기와 하위 수준의 실행시간 분석기로 이루어진 WATER의 구조를 소개하고 소프트웨어의 실제 측정과 WATER의 분석 결과를 비교한다.

• Journal of Computing Science and Engineering
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• 제7권4호
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• pp.285-299
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• 2013

To enable hard real-time systems to take advantage of multicore processors, it is crucial to obtain the worst-case execution time (WCET) for programs running on multicore processors. However, this is challenging and complicated due to the inter-thread interferences from the shared resources in a multicore processor. Recent research used the combined cache conflict graph (CCCG) to model and compute the worst-case inter-thread interferences on a shared L2 cache in a multicore processor, which is called the CCCG-based approach in this paper. Although it can compute the WCET safely and accurately, its computational complexity is exponential and prohibitive for a large number of cores. In this paper, we propose three counter-based approaches to significantly reduce the complexity of the multicore WCET analysis, while achieving absolute safety with tightness close to the CCCG-based approach. The basic counter-based approach simply counts the worst-case number of cache line blocks mapped to a cache set of a shared L2 cache from all the concurrent threads, and compares it with the associativity of the cache set to compute the worst-case cache behavior. The enhanced counter-based approach uses techniques to enhance the accuracy of calculating the counters. The hybrid counter-based approach combines the enhanced counter-based approach and the CCCG-based approach to further improve the tightness of analysis without significantly increasing the complexity. Our experiments on a 4-core processor indicate that the enhanced counter-based approach overestimates the WCET by 14% on average compared to the CCCG-based approach, while its averaged running time is less than 1/380 that of the CCCG-based approach. The hybrid approach reduces the overestimation to only 2.65%, while its running time is less than 1/150 that of the CCCG-based approach on average.

• Journal of Computing Science and Engineering
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• 제6권1호
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• pp.12-25
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• 2012

For real-time systems it is important to obtain the accurate worst-case execution time (WCET). Furthermore, how to improve the WCET of applications that run on multicore processors is both significant and challenging as the WCET can be largely affected by the possible inter-core interferences in shared resources such as the shared L2 cache. In order to solve this problem, we propose an innovative approach that adopts a code positioning method to reduce the inter-core L2 cache interferences between the different real-time threads that adaptively run in a multi-core processor by using different strategies. The worst-case-oriented strategy is designed to decrease the worst-case WCET among these threads to as low as possible. The other two strategies aim at reducing the WCET of each thread to almost equal percentage or amount. Our experiments indicate that the proposed multicore-aware code positioning approaches, not only improve the worst-case performance of the real-time threads but also make good tradeoffs between efficiency and fairness for threads that run on multicore platforms.

• Journal of Computing Science and Engineering
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• 제5권2호
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• pp.131-140
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• 2011

Different cores typically share the last-level cache in a multi-core processor. Threads running on different cores may interfere with each other. Therefore, the multi-core worst-case execution time (WCET) analyzer must be able to safely and accurately estimate the worst-case inter-thread cache interference. This is not supported by current WCET analysis techniques that manly focus on single thread analysis. This paper presents a novel approach to analyze the worst-case cache interference and bounding the WCET for threads running on multi-core processors with shared L2 instruction caches. We propose to use an interference matrix to model inter-thread interference, on which basis we can calculate the worst-case inter-thread cache interference. Our experiments indicate that the proposed approach can give a worst-case bound less than 1%, as in benchmark fib-call, and an average 16.4% overestimate for threads running on a dual-core processor with shared-L2 cache. Our approach dramatically improves the accuracy of WCET overestimatation by on average 20.0% compared to work.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2003년도 가을 학술발표논문집 Vol.30 No.2 (2)
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• pp.367-369
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• 2003

인공위성 탑재 소프트웨어는 정해진 시간 내에 필요한 작업을 수행하여야 하는 실시간 내장형 소프트웨어로 타이밍 분석이 중요하다. 기존의 인공위성소프트웨어 개발 시 적용되는 타이밍 분석기법은 개발자의 수작업에 의존하여 많은 시간과 노력이 요구되며 정확성에 문제가 있을 수 있는 단점이 있었다. 본 논문에서는 위성소프트에어의 타이밍 분석에 적용 가능한 최장 실행시간 (Worst Case Execution Time, WCET) 기법을 조사하고 보다 정확한 (tight) WCET를 구하기 위해 입력 데이터를 고려한 WCET 분석 방안을 제안한다.

• Journal of Computing Science and Engineering
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• 제9권4호
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• pp.177-189
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• 2015

High-performance processors using Non-Uniform Cache Architecture (NUCA) are increasingly used to deal with the growing wire delays in multicore/manycore processors. Due to the convergence of high-performance computing with embedded computing, NUCA caches are expected to benefit high-end embedded systems as well. However, for real-time systems that use multicore processors with NUCA caches, it is crucial to bound worst-case execution time (WCET) accurately and safely. In this paper, we developed a WCET analysis approach by considering the effect of static NUCA caches on WCET. We compared the WCET in real-time applications with different topologies of static NUCA caches. Our experimental results demonstrated that the static NUCA cache could improve the worst-case performance of realtime applications using multicore processor compared to the cache with uniform access time.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제13권5호
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• pp.271-281
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• 2007

임베디드 운영체제에서의 실시간성 지원은 현대 임베디드 시스템에서 추가사항이 아니라 필수사항이다. 이러한 임베디드 운영체제가 사용되는 시스템의 실시간성 지원을 충족하기 위해서는 시스템 내 실시간성이 요구되는 태스크들의 스케줄링 가능성 여부가 중요하며, 이를 시스템 수행 전 검증해야 할 필요가 있다. 스케줄링 가능성 분석에서 핵심적인 부분 중의 하나는 태스크의 최악실행시간을 구하는 것이다. 기존의 최악실행시간 분석도구들은 일반적인 응용 태스크 즉, 응용 프로그램의 최악실행시간을 위주로 분석하였기 때문에 응용 프로그램들이 운영체제에 의해 스케줄링시 영향을 받는 운영체제의 스케줄링 관련 프리미티브들(스케줄러, 인터럽트 서비스 루틴등)에 대한 고려는 전혀 하지 않고 있다. 본 논문에서는 임베디드 운영체제 중에 널리 사용하고 있는 임베디드 리눅스가 사용되는 임베디드 시스템에서의 스케줄링 관련 프리미티브들을 고려하는 최악실행시간 분석 도구를 설계하고 구현한다. 이 분석도구는 일반적인 응용 프로그램 뿐만 아니라 임베디드 리눅스 커널내의 스케줄링에 영향을 미치는 관련 프리미티브들의 최악실행시간을 분석하여 스케줄링 분석의 정확성을 더욱 더 높인다. 이 도구는 현재 임베디드 환경에서 통합개발환경으로 제작된 이클립스(Eclipse)의 플러그인 형태로 개발되어 어떠한 플랫폼에서도 동작 가능하고 사용자가 사용하기에 편리한 인터페이스 및 기능을 제공할 수 있도록 구현한다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2004년도 가을 학술발표논문집 Vol.31 No.2 (2)
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• pp.340-342
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• 2004

인공위성과 원자력발전소와 같은 안전필수시스템의 경우, 각 작업이 주기 안에 완료되어야 하는 실시간적 특성을 가진다. 시스템이 이와 같은 요구사항을 만족하는가를 판단하기 위해서는 프로그램의 최장수행시간을 분석하는 것이 필수적이다 본 논문에서는 프로그램을 직접 실행하지 않고 최장수행시간을 분석하기 위해 구현한 Time bounder 도구를 소개하며, 다목적실용위성 2호에 탑재되는 프로그램을 대상으로 수행한 실험 결과를 분석한다.

• 한국자동차공학회논문집
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• 제10권5호
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• pp.114-120
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• 2002

In a distributed real-time control system, it is essential to confirm the timing behavior of all tasks because these tasks of each real-time controller have to finish their processes within the specified time intervals called a deadline. In order to satisfy this objective, the timing analysis of a distributed real-time system such as shcedulability test must be performed during the system design phase. In this study, a simple application of CAN fur a vehicle body network system is formulated to apply to a holistic scheduling analysis, and the worst-case execution time (WCET) and the worst-case end-to-end response time (WCRT) are evaluated in the point of holistic system view.

• Journal of Computing Science and Engineering
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• 제3권4호
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• pp.195-215
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• 2009

Worst-case execution time (WCET) analysis is critical for hard real-time systems to ensure that different tasks can meet their respective deadlines. While significant progress has been made for WCET analysis of instruction caches, the data cache timing analysis, especially for set-associative data caches, is rather limited. This paper proposes an approach to safely and tightly bounding data cache performance by computing the worst-case stack distance of data cache accesses. Our approach can not only be applied to direct-mapped caches, but also be used for set-associative or even fully-associative caches without increasing the complexity of analysis. Moreover, the proposed approach can statically categorize worst-case data cache misses into cold, conflict, and capacity misses, which can provide useful insights for designers to enhance the worst-case data cache performance. Our evaluation shows that the proposed data cache timing analysis technique can safely and accurately estimate the worst-case data cache performance, and the overestimation as compared to the observed worst-case data cache misses is within 1% on average.