• 디지털산업정보학회논문지
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• 제8권1호
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• pp.117-123
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• 2012

This paper implements mobile Worldwide Interoperability for Microwave Access (WiMAX) receiver using Software Defined Radio (SDR) technology. SDR system is difficult to implement on the mobile handset because of restrictions that are computing power and under space constraints. The implemented receiver processes mobile WiMAX software modem on Open Multimedia Application Platform (OMAP) System on Chip (SoC) and Field Programmable Gate Array (FPGA). OMAP SoC is composed of ARM processor and Digital Signal Processor (DSP). ARM processor supports Single Instruction Multiple Data (SIMD) instruction which could operate on a vector of data with a single instruction and DSP is powerful image and video accelerators. For this reason, we suggest the possibility of SDR technology in the mobile handset. In order to verify the performance of the mobile WiMAX receiver, we measure the software modem runtime respectively. The experimental results show that the proposed receiver is able to do real-time signal processing.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.809-810
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• 2006

An H.264 algorithm is commonly used for video compression applications. This algorithm requires a large number of data computations, for example, the sum of absolute difference (SAD) operation. We analyzed H.264 reference encoding workloads. The H.264 encoding program has 8.78% SAD operation. The SAD operation is to sum up 16 difference-values in H.264 $4{\times}4$ sub-blocks. In order to accelerate SAD operations, we implemented an application specific instruction-set processor (ASIP) that can execute SAD and data transfer instructions. The proposed coprocessor has an absolute value generator and a carry save adder (CSA) unit to sum up 8 difference-values per one clock cycle. We completed SAD operation in 2 clock cycles. Experimental results show that the performance is improved by 34% of total execution time.

• 한국통신학회논문지
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• 제31권5C호
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• pp.534-539
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• 2006

본 논문에서는 스케일러블 비디오 코딩을 위한 새로운 프레임 예측 필터링 기법과 하드웨어 구조를 제안하였다. MCTF와 hierarchical B-picture는 비디오 프레임간의 상관성을 제거하는 기술의 일종으로 본 논문에서 다루고자 하는 대상이다. 두 기술은 시간에 대해서 비인과성 시스템에 해당하므로 소프트웨어 및 하드웨어 구현 시에 프레임 버퍼링을 위한 대기지연시간이 매우 길고 대용량의 프레임 버퍼를 요구하는 단점이 있다. 이러한 비인과성 시스템을 인과성 시스템으로 재구성하여 효율적으로 구현할 수 있는 구조를 제안하고자 한다. 동일한 연산이 반복으로 수행되는 특성을 이용하여 단위 연산을 수행할 수 있는 프레임 예측 필터링 셀(FPFC : frame prediction filtering cell)을 제안하고 이를 확장하여 전체 연산구조를 재구성하였다. 먼저, 연산의 동작 순서를 분석하고 하드웨어의 구현을 고려한 인과성을 부여한 후 단위 프레임 처리를 위한 셀을 최적화하였다. 제안한 셀의 단순한 확장을 통해서 FPFC 커널을 구성하고, 이를 이용하여 스케일러블 비디오 코딩을 위한 FPFC 프로세서를 구현하였다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 1987년도 한국자동제어학술회의논문집; 한국과학기술대학, 충남; 16-17 Oct. 1987
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• pp.484-487
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• 1987

In order to measure object larger than the optical field-of-view most video measurement systems utilize some sort of precision staging mechanism, and to utilize such a staging systems, Auto-Measurement System implemented in this paper has a precision of its own which affect the overall repeatability of the measuring instrument.

• 한국위성정보통신학회논문지
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• 제10권2호
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• pp.70-74
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• 2015

본 논문은 위성통신 기반의 위성 영상감시 센서 네트워크 적용을 위한 스마트 비젼 센서에 대해 기술한다. 스마트 비젼센서 단말은 현장에서 산불, 연기, 침입자 움직임 등의 이벤트를 자동감지하면서 높은 성능 신뢰도, 견고한 하드웨어 내구성, 용이한 유지보수, 끊김없는 통신유지 기능들이 요구된다. 이러한 요구사항들을 만족시키기 위하여 스마트 비젼 센서가 내장된 초소형 위성통신 단말을 제안하며 위성 송수신 기능과 더불어 고 신뢰도의 임베디드 영상분석 및 영상압축 기능을 처리한다. 제안하는 비젼 센서 알고리즘의 컴퓨터 시뮬레이션과 비젼 센서 시제품 시험을 통하여 영상감시 성능을 검증하였으며 실용성을 확인하였다.

• ETRI Journal
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• 제22권1호
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• pp.20-29
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• 2000

In this paper, we present a design of video and audio single chip encoder/decoder for portable multimedia application. The single-chip called as video audio signal processor (VASP) consists of a video signal processing block and an audio single processing block. This chip has mixed hardware/software architecture to combine performance and flexibility. We designed the chip by partitioning between video and audio block. The video signal processing block was designed to implement hardware solution of pixel input/output, full pixel motion estimation, half pixel motion estimation, discrete cosine transform, quantization, run length coding, host interface, and 16 bits RISC type internal controller. The audio signal processing block is implemented with software solution using a 16 bits fixed point DSP. This chip contains 142,300 gates, 22 Kbits FIFO, 107 kbits SRAM, and 556 kbits ROM, and the chip size is $9.02mm{\times}9.06mm$ which is fabricated using 0.5 micron 3-layer metal CMOS technology.

• 한국산업정보학회논문지
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• 제8권2호
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• pp.38-44
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• 2003

본 논문에서는 화상회의 시스템의 구조 및 입출력 모델의 분석을 통하여 시스템 버스의 병목현상을 개선하기 위해서 멀티미디어 데이터가 네트워크 접속장치로부터 주 기억 장치 및 멀티미디어 처리장치에 동시에 전송될 수 있는 방법을 제안한다. 제안한 방법은 화상회의 시스템에서 시스템 버스의 사용횟수, 버스 사이클, 데이터의 전송시간 및 비디오 데이터의 압축비를 줄일 수 있다. 본 논문에서 제안한 방법을 다자간 화상회의 시스템에 적용하여 기존의 방법과 성능을 비교하였다. 시뮬레이션 결과, 제안한 방법이 기존의 방법보다 멀티미디어 데이터의 전송 시간을 감소시킬 수 있음을 확인하였다.

• 한국콘텐츠학회논문지
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• 제9권9호
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• pp.51-59
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• 2009

방송용 디지털 콘텐츠의 저작권 보호를 위한 워터마킹은 실시간 처리가 가능하도록 만들어져야한다. 본 논문에서는 알테라사의 STRATIX 칩을 사용하여 HD/SD 비디오의 하드웨어 기반의 실시간 비디오 워터마킹 시스템을 제안한다. 실험 결과 원 비디오 신호와 워터마크가 삽입된 비디오 신호사이에서 주관적인 화질 비교에서 화질 차이가 거의 없었다. 삽입된 워터마크는 A/D 변환과 같은 자연적 비디오 공격의 강인성 테스트 후 검출되었다. 구현된 워터마킴 하드웨어 시스템은 실시 간으로 콘텐츠를 보호하기를 원하는 영화 제작사 그리고 방송국에서 유용하게 사용 될 수 있을 것이다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -1
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• pp.682-685
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• 2002

In this paper, we defined necessary operations and functional blocks of a multiplexer for 3-D video systems and present our multiplexer design. We adopted the ITU-T's recommendation(H.222.0) to define the operations and functions of the multiplexer and explained the data structures and details of the design for multiview image processing. The data structure of TS(Transport Stream) and PES (Packetized Elementary Stream) in ITU-T Recommendation H.222.0 does not fit our multiview image processing system, because this recommendation is fur wide scope of transmission of non-telephone signals. Therefore, we modified these TS and PES stream structures. The TS is modified to DSS(3D System Stream) and PES is modified to SPDU(DSS Program Data Unit). We constructed the multiplexer through these modified DSS and SPDU. The number of multiview image channels is nine, and the image class employed is MPEG-2 SD(Standard Definition) level which requires a bandwidth of 2∼6 Mbps. The required clock speed should be faster than 54(= 6 ${\times}$ 9)㎒ which is the outer interface clock speed. The inside part of the multiplexer requires a clock speed of only 1/8 of 54㎒, since the inside part of the multiplexer operates by the unit of byte. we used ALTERA Quartus II and the FPGA verification for the simulation.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.155-158
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• 2005

An invesitigation on power consumption of a mobile multimedia system using OFDM and MDVS technique is reported here. Analysis and simulation are performed to find the significances of proposed Microscopic Dynamic Voltage Scaling(MDVS) tehnique[4] on digital processor in terms of power saving. A study is also made to show power reduction in mobile multimedia system by incorporating OFDM modulation scheme in RF front-end. Finally, overall power consumption by functionally distinguished blocks ie. RF front-end, digital processor and human interface unit is shown here. Total power consumption is 8.2W for 2Mbps SD-quality WCDMA multimedia video service - the power consumption of digital processor is 3.9W(48%), the power consumption of RF front-end is 3.2W (36%), and the power consumption of interface is 1.8W(16%). Power saving of applying purposed MDVS technique is 35% in digital processor, and power saving of OFDM technique is 10-12dB in RF front-end.